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CN105378850B - 感测放大器局部反馈以控制位线电压 - Google Patents

感测放大器局部反馈以控制位线电压 Download PDF

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CN105378850B CN201480021568.XA CN201480021568A CN105378850B CN 105378850 B CN105378850 B CN 105378850B CN 201480021568 A CN201480021568 A CN 201480021568A CN 105378850 B CN105378850 B CN 105378850B
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Abstract

描述了用于使用闭环反馈来对位线预充电的方法。在一种实施方式中，感测放大器可以包括用于在对连接至位线的存储器单元进行感测之前将该位线设置成读取电压的位线预充电电路。该位线预充电电路可以包括具有第一栅极和第一源极节点的为源极跟随器配置的第一晶体管，其中，第一源极节点电耦接至位线。通过施加从第一源极节点至第一栅极的局部反馈，可以减小位线建立时间。在一些情况下，可以基于从第一位线吸取的第一电流来确定施加至第一栅极的第一电压。从而，施加至第一栅极的第一电压可以取决于连接至位线的选中的存储器单元的传导率而随时间变化。

Description

感测放大器局部反馈以控制位线电压
优先权要求
本申请要求于2013年5月21日提交的题为“VERTICAL CROSS POINT RERAM SALOCAL FEEDBACK TO CONTROL BIT LINE VOLTAGE”的美国临时申请第61/825,878号的优先权，其全部内容通过引用并入本文中。
背景技术
半导体存储器广泛地用于各种电子设备例如移动计算设备、移动电话、固态驱动器、数字摄影装置、个人数字助理、医疗电子器械、服务器以及非移动计算设备。半导体存储器可以包括非易失性存储器或易失性存储器。非易失性存储器设备使得甚至在非易失性存储器设备未连接至电源(例如，电池)时都能够存储或保留信息。非易失性存储器的示例包括闪速存储器(例如，NAND型闪速存储器和NOR型闪速存储器)、电可擦除可编程只读存储器(EEPROM)、铁电存储器(例如，FeRAM)、磁阻式存储器(例如，MRAM)以及相变存储器(例如，PRAM)。近年来，非易失性存储器设备已经规模化以降低每位的成本。然而，随着工艺几何尺寸缩小，呈现出许多设计和工艺挑战。这些挑战包括：存储器单元I-V特性的可变性增大，存储器单元感测电流减小以及位线建立时间增大。
附图说明
图1A图示了存储器系统和主机的一种实施方式。
图1B图示了存储磁心控制电路的一种实施方式。
图1C图示了存储磁心的一种实施方式。
图1D图示了存储器盘位的一种实施方式。
图1E图示了存储器块的一种实施方式。
图1F图示了存储器盘位的另一实施方式。
图2A图示了与图1F的存储器盘位对应的示意图的一种实施方式。
图2B图示了与以下存储器盘位布置对应的示意图的一种实施方式，在该存储器盘位布置中，存储器块之间共享字线与位线并且行解码器和列解码器两者分离。
图3A图示了单片式三维存储器阵列的一部分的一种实施方式。
图3B图示了存储器单元的子集以及三维存储器阵列的一种实施方式的布线层。
图3C至图3D图示了交叉点存储器阵列的各种实施方式。
图4A图示了单片式三维存储器阵列的一部分的一种实施方式。
图4B图示了包括非易失性存储器材料的竖直条的单片式三维存储器阵列的一部分的一种实施方式。
图5A图示了ReRAM存储器单元和浮栅晶体管的IV特性的一种实施方式。
图5B图示了包括为源极跟随器配置的第一晶体管以及提供闭环反馈以调节位线电压的放大器的位线预充电电路的一种实施方式。
图5C图示了包括为源极跟随器配置的第一晶体管以及提供闭环反馈以调节位线电压的包括第二晶体管的放大器的位线预充电电路的另一实施方式。
图5D图示了读/写电路以及存储器阵列的一部分的一种实施方式。
图5E图示了包括位线预充电电路的读/写电路的一种实施方式。
图5F图示了用于生成由一个或更多个位线预充电电路使用以将一个或更多个位线预充电至读取电压的源极电压的源极电压生成器的一种实施方式。
图6A是描述了用于感测存储器单元的处理的一种实施方式的流程图。
图6B是描述了用于在存储器操作期间对位线预充电的处理的一种实施方式的流程图。
图6C是描述了用于在存储器操作期间感测存储器单元的处理的替选实施方式的流程图。
具体实施方式
描述了用于使用闭环反馈对位线预充电的技术。在一种实施方式中，感测放大器可以包括用于在对连接至位线的存储器单元进行感测之前将该位线设置到读取电压的位线预充电电路。位线预充电电路可以包括具有第一栅极和第一源极节点的第一晶体管(例如，为源极跟随器配置)，其中，第一源极节点(例如，经由位线解码器)电耦接至该位线。通过施加从第一源极节点至第一栅极的局部反馈，可以减小位线建立时间(即，将位线充电至特定电压范围内或者将位线充电至达到特定电压的时间)并且可以减小施加至位线的位线电压的变化。在一些情况下，可以基于从第一位线吸取的第一电流来确定或设置施加至第一栅极的第一电压。从而，施加至第一栅极的第一电压可以取决于连接至位线的选中的存储器单元的状态或传导率(例如，选中的存储器单元处于弱传导还是处于强传导)而随时间变化。此外，因为多个感测放大器可以耦接至多个位线以同时感测具有变化的IV特性的多个存储器单元，所以每个感测放大器中的局部反馈可以使得能够独立于所述多个存储器单元的变化的IV特性而将所述多个位线中的每一个偏置到读取电压。
在一些实施方式中，为了减小每个感测放大器实现闭环调节的区域开销，可以使用公共源极放大器(例如，为公共源极配置的NMOS装置)来实现局部反馈。此外，为了减小由于PVT(工艺、电压及温度)变化导致的位线电压变化，可以使用对施加至一个或更多个伪存储器单元的集合的位线电压进行调节的复制电路，来生成施加至公共源极放大器的源极节点的源极电压。在一些情况下，位线预充电电路可以用于在感测操作、读取操作、或者编程验证操作期间在存储器单元电流(例如，与弱关(OFF)存储器单元或强开(ON)存储器单元相关联的电流)范围内将位线充电(或调节)至特定电压(或者在特定电压范围内)。
使用源极跟随器配置来对位线预充电的一个问题是：作为结果得到的位线电压可能基于由连接至位线的选中的存储器单元吸取的电流而变化。在一个示例中，如果选中的存储器单元包括ON存储器单元(或强传导存储器单元)，则作为结果得到的位线电压可能是950mV；然而，如果选中的存储器单元包括OFF存储器单元(或者被置于非传导状态的存储器单元)，则作为结果得到的位线电压可能为1.0V。位线电压的这种变化会导致感测裕量减小。此外，尤其在位线电压接近目标位线电压(例如，在目标位线电压的100mV内)时，使用源极跟随器的位线建立时间可能较慢，这是因为栅极过载电压随位线被充电而降低。从而，使用局部反馈来控制每个选中的位线的位线电压的一个益处是：可以减小位线电压随存储器单元IV特性和PVT的变化。
在一些实施方式中，存储器阵列可以包括交叉点存储器阵列。交叉点存储器阵列可以指双端存储器单元布置在沿第一方向布置的第一组控制线(例如，字线)与沿垂直于第一方向的第二方向布置的第二组控制线(例如，位线)的相交处的存储器阵列。双端存储器单元可以包括电阻变换材料，例如相变材料、铁电材料或者金属氧化物(例如，氧化镍或氧化铪)。在一些情况下，交叉点存储器阵列中的每个存储器单元可以与导引元件或隔离元件例如二极管串联布置，以减小漏电流。在存储器单元不包括隔离元件的交叉点存储器阵列中，尤其因为漏电流会随偏压和温度剧烈变化，所以控制漏电流并使其最小会是重要的问题。
在一种实施方式中，非易失性存储系统可以包括一个或更多个二维阵列的非易失性存储器单元。二维存储器阵列中的存储器单元可以形成单层存储器单元并且可以经由X方向和Y方向的控制线(例如，字线和位线)被选中。在另一实施方式中，非易失性存储系统可以包括一个或更多个单片式三维存储器阵列，其中两层或更多层存储器单元可以形成在单个衬底之上而没有任何介于中间的衬底。在一些情况下，三维存储器阵列可以包括位于衬底之上并且与衬底正交的一个或更多个竖直的存储器单元的列。在一个示例中，非易失性存储系统可以包括具有竖直位线或者具有被布置成与半导体衬底正交的位线的存储器阵列。衬底可以包括硅衬底。存储器阵列可以包括可重写非易失性存储器单元，其中，每个存储器单元包括可逆电阻变换元件，而没有与可逆电阻变换元件串联的隔离元件(例如，没有与可逆电阻变换元件串联的二极管)。
在一些实施方式中，非易失性存储系统可以包括被单片式地形成为存储器单元的阵列的一个或更多个物理级的非易失性存储器，所述存储器单元具有布置在硅衬底之上的有源区。非易失性存储系统还可以包括与存储器单元的操作相关联的电路(例如，解码器、状态机、页面寄存器、或者用于控制存储器单元的读取或编程的控制电路)。与存储器单元的操作相关联的电路可以位于衬底之上或者位于衬底内。
在一些实施方式中，非易失性存储系统可以包括单片式三维存储器阵列。单片式三维存储器阵列可以包括一级或更多级存储器单元。一级或更多级存储器单元的第一级中的每个存储器单元可以包括位于衬底之上(例如，位于单晶衬底或晶体硅衬底之上)的有源区。在一个示例中，有源区可以包括半导体结(例如，P-N结)。有源区可以包括晶体管的源极区或漏极区的一部分。在另一示例中，有源区可以包括晶体管的沟道区。
图1A图示了存储器系统101和主机106的一种实施方式。存储器系统101可以包括与主机(例如，移动计算设备)接口的非易失性存储系统。在一些情况下，存储器系统101可以嵌入在主机106内。在其他情况下，存储器系统101可以包括存储器卡。如所图示的那样，存储器系统101包括存储器芯片控制器105和存储器芯片102。尽管图示了单个存储器芯片，然而存储器系统101可以包括多于一个存储器芯片(例如，四个或八个存储器芯片)。存储器芯片控制器105可以从主机106接收数据和命令并且向主机106提供存储器芯片数据。存储器芯片控制器105可以包括一个或更多个状态机、页面寄存器、SRAM、以及用于控制存储器芯片102的操作的控制电路。一个或更多个状态机、页面寄存器、SRAM、以及用于控制存储器芯片102的操作的控制电路可以被称为管理或控制电路。管理或控制电路可以有利于一个或更多个存储器阵列操作，包括形成操作、擦除操作、编程操作或读取操作。
在一些实施方式中，用于有利于一个或更多个存储器阵列操作的管理或控制电路(或管理或控制电路的一部分)可以集成在存储器芯片102中。存储器芯片控制器105和存储器芯片102可以布置在单个集成电路上。在另外的实施方式中，存储器芯片控制器105和存储器芯片102可以布置在不同的集成电路上。在一些情况下，存储器芯片控制器105和存储器芯片102可以集成在系统板、逻辑板或PCB上。
存储器芯片102包括存储磁心控制电路104和存储磁心103。存储磁心控制电路104可以包括用于以下动作的逻辑：控制存储磁心103内的存储器块(或阵列)的选择、控制用于将特定存储器阵列偏置到读取或写入状态的电压参考的生成、或者生成行地址和列地址。存储磁心103可以包括一个或更多个二维存储器单元阵列或者一个或更多个三维存储器单元阵列。在一种实施方式中，存储磁心控制电路104和存储磁心103被布置在单个集成电路上。在另外的实施方式中，存储磁心控制电路104(或者存储磁心控制电路的一部分)以及存储磁心103可以布置在不同的集成电路上。
参照图1A，可以在主机106向存储器芯片控制器105发送指示主机106要从存储器系统101读取数据或者要向存储器系统101写入数据的指令时启动存储器操作。在写入(或编程)操作的情况下，主机106将向存储器芯片控制器105发送写入命令和要写入的数据二者。要写入的数据可以由存储器芯片控制器105缓冲并且可以对应于要写入的数据而生成纠错码(ECC)数据。ECC数据可以写入存储磁心103或者存储在存储器芯片控制器105内的非易失性存储器中，ECC数据使得能够检测到和/或校正在传送或存储期间发生的数据错误。在一种实施方式中，通过存储器芯片控制器105内的电路来生成ECC数据并且对数据错误进行校正。
如图1A中所图示的那样，可以由存储器芯片控制器105来控制存储器芯片102的操作。在一个示例中，在向存储器芯片102发出写入操作之前，存储器芯片控制器105可以检查状态寄存器以确保存储器芯片102能够接受要写入的数据。在另一示例中，在向存储器芯片102发出读取操作之前，存储器芯片控制器105可以预读取与要读取的数据相关联的开销信息。开销信息可以包括与要读取的数据相关联的ECC数据或者指向存储器芯片102内的在其中读取请求的数据的新的存储器位置的重定向指针。当由存储器芯片控制器105启动读取或写入操作时，存储磁心控制电路104可以生成用于存储磁心103内的字线和位线的适当偏压，并且还生成适当存储器块地址、行地址以及列地址。
在一些实施方式中，一个或更多个管理或控制电路可以用于控制存储器阵列的操作。一个或更多个管理或控制电路可以向存储器阵列提供控制信号以对存储器阵列进行读取操作和/或写入操作。在一个示例中，一个或更多个管理或控制电路可以包括控制电路、状态机、解码器、感测放大器、读/写电路以及/或者控制器中任意之一或其组合。一个或更多个管理电路可以进行或有利于一个或更多个存储器阵列操作，包括擦除操作、编程操作或者读取操作。在一个示例中，一个或更多个管理电路可以包括片上存储器控制器，用于确定行地址和列地址、字线地址和位线地址、存储器阵列使能信号以及数据锁存信号。
图1B图示了存储磁心控制电路104的一种实施方式。如所图示的那样，存储磁心控制电路104包括地址解码器170、用于选中的控制线172的电压生成器以及用于未选中的控制线174的电压生成器。控制线可以包括字线、位线或者字线与位线的组合。选中的控制线可以包括选中的字线或选中的位线，其用于使存储器单元置于选中状态。未选中的控制线可以包括未选中的字线或未选中的位线，其用于使存储器单元置于未选中状态。用于选中的控制线172的电压生成器(或电压调节器)可以包括用于生成选中的控制线电压的一个或更多个电压生成器。用于未选中的控制线174的电压生成器可以包括用于生成未选中的控制线电压的一个或更多个电压生成器。地址解码器170可以生成存储器块地址以及针对特定存储器块的行地址和列地址。
图1C至图1F图示了包括具有多个存储器盘位(bay)的存储磁心的存储磁心组织的一种实施方式，其中每个存储器盘位具有多个存储器块。尽管公开了存储器盘位包括存储器块并且存储器块包括一组存储器单元的存储磁心组织，但是本文中描述的技术也可以使用其他组织或分组。
图1C图示了图1A中的存储磁心103的一种实施方式。如所图示的那样，存储磁心103包括存储器盘位330以及存储器盘位331。在一些实施方式中，每个存储磁心的存储器盘位的数量可以针对不同实现方式而不同。例如，存储磁心可以包括仅单个存储器盘位或多个存储器盘位(例如，16个存储器盘位)。
图1D图示了图1C中的存储器盘位330的一种实施方式。如所图示的那样，存储器盘位330包括存储器块310至存储器块312以及读/写电路306。在一些实施方式中，每个存储器盘位的存储器块的数量可以针对不同实现方式而不同。例如，存储器盘位可以包括一个或更多个存储器块(例如，每个存储器盘位32个存储器块)。读/写电路306包括用于对存储器块310至存储器块312中的存储器单元进行读取和写入的电路。如所图示的那样，读/写电路306可以在存储器盘位内的多个存储器块之间共享。这使得能够减小芯片面积，这是因为可以使用单组读/写电路306来支持多个存储器块。然而，在一些实施方式中，在特定时刻可以仅单个存储器块电耦接至读/写电路306以避免信号冲突。
在一些实施方式中，可以使用读/写电路306来将一页或更多页数据写入存储器块310至存储器块312(或者写入存储器块的子集)。存储器块310至存储器块312中的存储器单元可以允许页面的直接覆盖(即，可以将表示页面或页面的一部分的数据写入存储器块310至存储器块312，而无需在写入数据之前对存储器单元进行擦除或复位操作)。在一个示例中，图1A中的存储器系统101可以接收包括目标地址以及要写至目标地址的数据的集合的写入命令。存储器系统101可以在进行将数据的集合写至目标地址的写入操作之前，进行写入前读取(RBW)操作来读取当前存储在目标地址处的数据以及/或者来获取开销信息(例如，ECC信息)。
在一些情况下，可以使用读/写电路306来将特定存储器单元编程至处于三种或更多种数据/电阻状态中之一(即，特定存储器单元可以包括多级存储器单元)。在一个示例中，读/写电路306可以在特定存储器单元上施加第一电压差(例如，2V)来将特定存储器单元编程为三种或更多种数据/电阻状态中的第一状态，或者在特定存储器单元上施加小于第一电压差的第二电压差(例如，1V)来将特定存储器单元编程为三种或更多种数据/电阻状态中的第二状态。与施加较大电压差时相比，在特定存储器单元上施加较小的电压差会使特定存储器单元被以较低速率来编程或部分编程。在另一示例中，读/写电路306可以在特定存储器单元上施加第一电压差持续第一时间段(例如，150ns)或者在特定存储器单元上施加第一电压差持续比第一时间段小的第二时间段(例如，50ns)来将特定存储器单元编程为三种或更多种数据/电阻状态中的第一状态。可以使用一个或更多个编程脉冲之后是存储器单元验证阶段来将特定存储器单元编程为处于正确状态。
图1E图示了图1D中的存储器块310的一种实施方式。如所图示的那样，存储器块310包括存储器阵列301、行解码器304以及列解码器302。存储器阵列301可以包括具有连续的字线和位线的连续的存储器单元组。存储器阵列301可以包括一层或更多层存储器单元。存储器阵列310可以包括二维存储器阵列或三维存储器阵列。行解码器304在适当时(例如，当对存储器阵列301中的存储器单元进行读取或写入时)对行地址进行解码并且选择存储器阵列301中的特定字线。列解码器302对列地址进行解码并且选择存储器阵列301中的特定组位线来电耦接至读/写电路，例如图1D中的读/写电路306。在一种实施方式中，在存储器阵列301包含16M存储器单元的情况下，字线的数量为每个存储器层4K，位线的数量为每个存储器层1K，以及存储器层的数量为4。
图1F图示了存储器盘位332的一种实施方式。存储器盘位332是针对图1D中的存储器盘位330的替选实施方式的一个示例。在一些实施方式中，行解码器、列解码器以及读/写电路可以分离或者可以在存储器阵列之间被共享。如所图示的那样，因为行解码器349控制存储器阵列352和存储器阵列354二者中的字线(即，行解码器349驱动的字线被共享)，所以行解码器349在存储器阵列352与存储器阵列354之间被共享。行解码器348和行解码器349可以分离以使得存储器阵列352中的偶数字线由行解码器348驱动，以及存储器阵列352中的奇数字线由行解码器349来驱动。列解码器344和列解码器346可以分离以使得存储器阵列352中的偶数位线由列解码器346来控制，以及存储器阵列352中的奇数位线由列解码器344来驱动。由列解码器344控制的选中的位线可以电耦接至读/写电路340。由列解码器346控制的选中的位线可以电耦接至读/写电路342。当列解码器被分离时将读/写电路分离成读/写电路340和读/写电路342可以允许存储器盘位的更高效布局。
图2A图示了与图1F中的存储器盘位332对应的示意图(包括字线和位线)的一种实施方式。如所图示的那样，字线WL1、WL3和WL5在存储器阵列352与存储器阵列354之间被共享并且由图1F的行解码器349控制。字线WL0、WL2、WL4和WL6被从存储器阵列352的左侧驱动并且由图1F的行解码器348控制。字线WL14、WL16、WL18和WL20被从存储器阵列354的右侧驱动并且由图1F的行解码器350控制。位线BL0、BL2、BL4和BL6被从存储器阵列352的底部驱动并且由图1F的列解码器346控制。位线BL1、BL3和BL5被从存储器阵列352的顶部驱动并且由图1F的列解码器344控制。
在一种实施方式中，存储器阵列352和存储器阵列354可以包括在与支撑衬底水平的水平平面中定向的存储器层。在另一实施方式中，存储器阵列352和存储器阵列354可以包括在相对于支撑衬底竖直的竖直平面定向的存储器层(即，竖直平面垂直于支撑衬底)。
图2B图示了与以下存储器盘位布置对应的示意图(包括字线和位线)的一种实施方式，在该存储器盘位布置中，存储器块之间共享字线与位线并且行解码器和列解码器两者分离。共享字线和/或位线有助于减小布局区域，这是因为可以使用单个行解码器和/或列解码器来支持两个存储器阵列。如所图示的那样，字线WL1、WL3和WL5在存储器阵列406与存储器阵列408之间共享。位线BL1、BL3和BL5在存储器阵列406与存储器阵列402之间共享。行解码器被分离以使得字线WL0、WL2、WL4和WL6被从存储器阵列406的左侧驱动，以及字线WL1、WL3和WL5被从存储器阵列406的右侧驱动。列解码器被分离以使得位线BL0、BL2、BL4和BL6被从存储器阵列406的底部驱动，以及位线BL1、BL3和BL5被从存储器阵列406的顶部驱动。分离行解码器和/或列解码器还有助于减轻布局约束(例如，因为分离的列解码器仅需要驱动每隔一条位线而非驱动每条位线，所以可以将列解码器间距宽松到2倍)。
图3A描述了包括位于第一存储器级218之上的第二存储器级220的单片式三维存储器阵列201的一部分的一种实施方式。存储器阵列201是图1E中的存储器阵列301的实现方式的一个示例。位线206和位线210沿第一方向布置，字线208沿垂直于第一方向的第二方向布置。如所图示的那样，第一存储器级218的上部导体可以用作位于第一存储器级之上的第二存储器级220的下部导体。在具有附加层的存储器单元的存储器阵列中，会存在对应的附加层的位线和字线。
如图3A中所图示的那样，存储器阵列201包括多个存储器单元200。存储器单元200可以包括可重写存储器单元。存储器单元200可以包括非易失性存储器单元或易失性存储器单元。相对于第一存储器级218，存储器单元200的第一部分位于位线206与字线208之间并且连接至位线206与字线208。相对于第二存储器级220，存储器单元200的第二部分位于位线210与字线208之间并且连接至位线210与字线208。在一种实施方式中，每个存储器单元包括导引元件(例如，二极管)和存储器元件(例如，状态改变元件)。在一个示例中，第一存储器级218的二极管可以为如箭头A1所指示的向上指向二极管(例如，在二极管底部具有p区)，而第二存储器级220的二极管可以为如箭头A2所指示的向下指向二极管(例如，在二极管底部具有n区)，或者第一存储器级218的二极管可以为如箭头A2所指示的向下指向二极管，而第二存储器级220的二极管可以为如箭头A1所指示的向上指向二极管。在另一实施方式中，每个存储器单元仅包括状态改变元件。存储器单元中缺少二极管(或其他导引元件)会降低工艺复杂度以及降低与制造存储器阵列相关联的成本。
在一种实施方式中，图3A的存储器单元200包括包含可逆电阻变换元件的可重写非易失性存储器单元。可逆电阻变换元件可以包括电阻率可在两个或更多个状态之间可逆地变换的可逆电阻率变换材料。在一种实施方式中，可逆电阻变换材料可以包括金属氧化物(例如，二元金属氧化物)。金属氧化物可以包括氧化镍或氧化铪。在另一实施方式中，可逆电阻变换材料可以包括相变材料。相变材料可以包括硫化物材料。在一些情况下，可重写非易失性存储器单元可以包括电阻式RAM(ReRAM)装置。
在另一实施方式中，图3A的存储器单元200可以包括导电桥存储器元件。导电桥存储器元件也称为可编程金属化单元。基于固体电解质内的粒子的物理重定位，导电桥存储器元件可以用作状态改变元件。在一些情况下，导电桥存储器元件可以包括两个固体金属电极，一个金属电极相对惰性(例如，钨)，另一个金属电极电化学上活跃(例如，银或铜)，在两个电极之间存在固体电解质的薄膜。当温度升高时，粒子的迁移率也增大，从而引起导电桥存储器单元的编程阈值降低。从而，导电桥存储器元件可以具有关于温度的较宽范围的编程阈值。
参照图3A，在读取操作的一种实施方式中，可以通过将字线中的一个字线(即，选中的字线)偏置成读取模式下的选中的字线电压(例如，0V)，来读取多个存储器单元200中的一个存储器单元中存储的数据。然后可以使用读取电路来将连接至选中的存储器单元的选中的位线偏置成读取模式下的选中的位线电压(例如，1.0V)。在一些情况下，为了避免感测从许多未选中的字线到选中的位线的漏电流，可以将未选中的字线偏置成与选中的位线相同的电压(例如，1.0V)。为了避免从选中的字线至未选中的位线的漏电流，可以将未选中的位线偏置成与选中的字线相同的电压(例如，0V)；然而，将未选中的字线偏置成与选中的位线相同的电压并且将未选中的位线偏置成与选中的字线相同的电压会在由未选中的字线和未选中的位线两者驱动的未选中的存储器单元上放置较大电压应力。
在替选的读取偏置方案中，可以将未选中的字线和未选中的位线偏置成处于选中的字线电压与选中的位线电压之间的中间电压。对未选中的字线和未选中的位线两者施加相同电压会减小由未选中的字线和未选中的位线驱动的未选中的存储器单元上的电压应力；然而，电压应力减小以与选中的字线和选中的位线相关联的漏电流增大为代价。在对选中的字线施加选中的字线电压之前，可以对选中的位线施加选中的位线电压，然后读取电路可以感测经过选中的存储器位线的自动零点电流量，当对选中的字线施加选中的字线电压时从第二电流感测中的位线电流减去自动零点电流量。通过使用自动零点电流感测可以减去漏电流。
参照图3A，在写入操作的一种实施方式中，可逆电阻变换材料可以处于初始高电阻率状态，在施加第一电压和/或电流时初始高电阻率状态能够变换成低电阻率状态。施加第二电压和/或电流可以使可逆电阻变换材料返回至高电阻率状态。替选地，可逆电阻变换材料可以处于初始低电阻状态，在施加一个或更多个适当电压和/或一个或更多个适当电流时初始低电阻状态能够可逆地变换成高电阻状态。当在存储器单元中使用时，一个电阻状态可以表示二进制数据“0”而另一电阻状态可以表示二进制数据“1”。在一些情况下，可以认为存储器单元包括多于两个数据/电阻状态(即，多级存储器单元)。在一些情况下，除在选中的存储器单元上放置更大的电压范围以外，写入操作可以类似于读取操作。
将可逆电阻变换元件的电阻从高电阻率状态变换至低电阻率状态的过程可以称为“设置(SET)”可逆电阻变换元件。将电阻从低电阻率状态变换至高电阻率状态的过程可以称为“复位(RESET)”可逆电阻变换元件。高电阻率状态可以与二进制数据“0”相关联，低电阻率状态可以与二进制数据“1”相关联。在其他实施方式中，“设置”和“复位”操作以及/或者数据编码可以互换。在一些实施方式中，电阻变换元件第一次被“设置”可能需要比正常编程电压更高的电压，并且可以称为“形成(FORM)”操作。
参照图3A，在写入操作的一种实施方式中，可以通过将字线中的一个字线(即，选中的字线)偏置成写入模式下的选中的字线电压(例如，5V)来将数据写入多个存储器单元200中的一个存储器单元。可以使用写入电路来将连接至选中的存储器单元的位线偏置成写入模式下的选中的位线电压(例如，0V)。在一些情况下，为了防止共享选中的字线的未选中的存储器单元的编程干扰，可以将未选中的位线偏置成使得选中的字线电压与未选中的位线电压之间的第一电压差小于第一干扰阈值。为了防止共享选中的位线的未选中的存储器单元的编程干扰，可以将未选中的字线偏置成使得未选中的字线电压与选中的位线电压之间的第二电压差小于第二干扰阈值。第一干扰阈值和第二干扰阈值可以取决于容易受到干扰的未选中的存储器单元受到应力的时间量而不同。
在一种写入偏置方案中，可以将未选中的字线和未选中的位线两者偏置成处于选中的字线电压与选中的位线电压之间的中间电压。可以生成中间电压以使得共享选中的字线的未选中的存储器单元上的第一电压差大于共享选中的位线的其他未选中的存储器单元上的第二电压差。在共享选中的字线的未选中的存储器单元上放置更大电压差的一个原因在于：可以在写入操作之后立即验证共享选中的字线的存储器单元以检测写入干扰。
图3B图示了存储器阵列的子集以及三维存储器阵列比如图1E中的存储器阵列301的一种实施方式的布线层。如所图示的那样，存储阵列层位于衬底之上。存储阵列层包括位线层BL0、位线层BL1、位线层BL2、字线层WL0以及字线层WL1。在其他实施方式中，还可以实现附加位线层和字线层。支持电路(例如，行解码器、列解码器以及读/写电路)可以布置在衬底的表面上，其中存储器阵列层制造在支持电路之上。实现三维存储器阵列的集成电路还可以包括用于在支持电路的不同部件之间以及在支持电路与存储器阵列的位线和字线之间路由信号的多个金属层。这些布线层可以布置在支持电路之上，支持电路实现在衬底的表面上并且在存储器阵列层之下。
如图3B中所图示的那样，两个金属层R1和R2用作布线层；然而，其他实施方式可以包括多于或少于两个金属层。在一个示例中，这些金属层R1和R2由钨形成(大约1欧姆/平方)。位于存储器阵列层之上可以是用于在集成电路的不同部件之间路由信号的一个或更多个顶部金属层例如顶部金属层。在一个示例中，顶部金属层由铜或铝形成(大约0.05欧姆/平方)，与金属层R1和R2相比，这可以提供每单位面积较小的电阻。在一些情况下，可以不使用与用于顶部金属层的材料相同的材料来实现金属层R1和R2，这是因为用于R1和R2的金属必须能够经受用于在R1和R2顶部制造存储器阵列层的处理步骤(例如，在制造期间满足特定热预算)。
图3C图示了交叉点存储器阵列360的一种实施方式。交叉点存储器阵列360可以对应于图3A中的存储器阵列201。如所图示的那样，交叉点存储器阵列360包括字线365至字线368以及位线361至位线364。字线366包括选中的字线，以及位线362包括选中的位线。在选中的字线366与选中的位线362的交叉处为选中的存储器单元(S单元)。S单元上的电压是选中的字线电压与选中的位线电压之间的差。选中的字线366与未选中的位线361、363以及364的交叉处的存储器单元包括未选中的存储器单元(H单元)。H单元是共享选中的字线的未选中的存储器单元，其中，选中的字线被偏置成选中的字线电压。H单元上的电压是选中的字线电压与未选中的位线电压之间的差。在选中的位线362与未选中的字线365、367以及368的交叉处的存储器单元包括未选中的存储器单元(F单元)。F单元是共享选中的位线的未选中的存储器单元，其中，选中的位线被偏置成选中的位线电压。F单元上的电压是未选中的字线电压与选中的位线电压之间的差。位于未选中的字线365、367以及368与未选中的位线361、363以及364的交叉处的存储器单元包括未选中的存储器单元(U单元)。U单元上的电压是未选中的字线电压与未选中的位线电压之间的差。
F单元的数量与位线的长度(或者连接至位线的存储器单元的数量)有关，而H单元的数量与字线的长度(或者连接至字线的存储器单元的数量)有关。U单元的数量与字线长度和位线长度的乘积有关。在一种实施方式中，共享特定字线例如字线365的每个存储器单元可以与存储在交叉点存储器阵列360中的特定页面相关联。
图3D图示了交叉点存储器阵列370的替选实施方式。交叉点存储器阵列370可以对应于图3A中的存储器阵列201。如所图示的那样，交叉点存储器阵列370包括字线375至字线378以及位线371至位线374。字线376包括选中的字线，以及位线372和位线374包括选中的位线。尽管位线372和位线374二者都被选中，然而施加至位线372和位线374的电压可以不同。例如，在位线372与要被编程的第一存储器单元(即，S单元)相关联的情况下，则可以将位线372偏置成选中的位线电压以对第一存储器单元进行编程。在位线374与不要被编程的第二存储器单元(即，I单元)相关联的情况下，则可以将位线374偏置成编程禁止电压(即，偏置成防止第二存储器单元被编程的位线电压)。
在选中的字线376与选中的位线374的交叉处为禁止编程的存储器单元(I单元)。I单元上的电压是选中的字线电压与编程禁止电压之间的差。位于选中的位线374与未选中的字线375、377及378的交叉处的存储器单元包括未选中的存储器单元(X单元)。X单元是共享选中的位线的未选中的存储器单元，其中，选中的位线被偏置成编程禁止电压。X单元上的电压是未选中的字线电压与编程禁止电压之间的差。在一种实施方式中，施加至选中的位线374的编程禁止电压可以类似于未选中的位线电压。在另一实施方式中，编程禁止电压可以是大于或小于未选中的位线电压的电压。例如，可以将编程禁止电压设置成选中的字线电压与未选中的位线电压之间的电压。在一些情况下，所施加的编程禁止电压可以是温度的函数。在一个示例中，编程禁止电压可以随温度跟随未选中的位线电压。
在一种实施方式中，两个或更多个页面可以与特定字线相关联。在一个示例中，字线375可以与第一页面和第二页面相关联。第一页面可以对应于位线371和位线373，第二页面可以对应于位线372和位线374。在这种情况下，第一页面和第二页面可以与共享同一字线的相间交错的存储器单元对应。当正对第一页面进行存储器阵列操作(例如，编程操作)并且选中的字线376被偏置成选中的字线电压时，也与选中的字线376相关联的一个或更多个其他页面可以包括H单元，这是因为与所述一个或更多个其他页面相关联的存储器单元将与第一页面共享同一选中的字线。
在一些实施方式中，并非可以将所有未选中的位线驱动至未选中的位线电压。相反，可以将多个未选中的位线浮置并且经由未选中的字线间接地偏置多个未选中的位线。在这种情况下，存储器阵列370的存储器单元可以包括不具有隔离二极管的电阻式存储器元件。在一种实施方式中，在包括梳齿状字线的三维存储器阵列中，位线372和位线373可以包括竖直位线。在美国临时申请61/526,764“Optimized Architecture for ThreeDimensional Non-Volatile Storage Device with Vertical Bit Lines”以及美国专利申请13/323,573“Three Dimensional Non-Volatile Storage with Multi Block RowSelection”中可以找到有关竖直位线三维存储器阵列的更多信息。
图4A图示了包括位于第二存储器级410之下的第一存储器级412的单片式三维存储器阵列416的一部分的一种实施方式。存储器阵列416是图1E中的存储器阵列301的实现方式的一个示例。局部位线LBL11至LBL33沿第一方向(即，竖直方向)布置，字线WL10至WL23沿垂直于第一方向的第二方向布置。单片式三维存储器阵列中的竖直位线的这种布置是竖直位线存储器阵列的一种实施方式。如所图示的那样，在每个局部位线与每个字线的交叉之间布置着特定存储器单元(例如，存储器单元M111布置在局部位线LBL11与字线WL10之间)。特定存储器单元可以包括浮栅装置或电荷俘获装置(例如，使用氮化硅材料)。全局位线GBL1至GBL3沿与第一方向和第二方向二者都垂直的第三方向布置。可以使用位线选择装置(例如，Q11至Q31)的集合来选择局部位线的集合(例如，LBL11至LBL31)。如所图示的那样，位线选择装置Q11至Q31用于选择局部位线LBL11至LBL31以及用于使用行选择线SG1将局部位线LBL11至LBL31连接至全局位线GBL1至GBL3。类似地，位线选择装置Q12至Q32用于使用行选择线SG2将局部位线LBL12至LBL32选择性地连接至全局位线GBL1至GBL3，以及位线选择装置Q13至Q33用于使用行选择线SG3将局部位线LBL13至LBL33选择性地连接至全局位线GBL1至GBL3。
参照图4A，因为每个局部位线使用仅单个位线选择装置，所以可以向对应的局部位线施加仅特定全局位线的电压。因此，当将第一集合的局部位线(例如，LBL11至LBL31)偏置成全局位线GBL1至GBL3时，还必须将其他局部位线(例如，LBL12至LBL32及LBL13至LBL33)驱动至同一全局位线GBL1至GBL3或者将其浮置。在一种实施方式中，在存储器操作期间，首先通过将每个全局位线连接至一个或更多个局部位线来将存储器阵列内的所有局部位线偏置成未选中的位线电压。在将局部位线偏置成未选中的位线电压之后，然后经由全局位线GBL1至GBL3将仅第一组局部位线LBL11至LBL31偏置成一个或更多个选中的位线电压，而将其他局部位线(例如，LBL12至LBL32及LBL13至LBL33)浮置。一个或更多个选中的位线电压例如可以对应于读取操作期间的一个或更多个读取电压或者对应于编程操作期间的一个或更多个编程电压。
在一种实施方式中，与沿竖直位线的存储器单元的数量相比，竖直位线存储器阵列例如存储器阵列416包括更大量的沿字线的存储器单元(例如，沿字线的存储器单元的数量可以是沿位线的存储器单元的数量的十倍以上)。在一个示例中，沿每个位线的存储器单元的数量可以为16或32，而沿每个字线的存储器单元的数量可以为2048或多于4096。
图4B图示了包括非易失性存储器材料的竖直条的单片式三维存储器阵列的一部分的一种实施方式。图4B中图示的物理结构可以包括针对图4A中图示的单片式三维存储器阵列的一部分的一种实现方式。非易失性存储器材料的竖直条可以形成在与衬底垂直的方向(例如，在Z方向)上。非易失性存储器材料的竖直条414例如可以包括竖直氧化物层、竖直金属氧化物层(例如，氧化镍或氧化铪)、相变材料的竖直层或者竖直电荷俘获层(例如，氮化硅层)。材料的竖直条可以包括可以由多个存储器单元或装置使用的材料的单个连续层。在一个示例中，非易失性存储器材料的竖直条414的部分可以包括第一存储器单元的与WL12与LBL13之间的横截面相关联的部分以及第二存储器单元的与WL22与LBL13之间的横截面相关联的部分。在一些情况下，竖直位线比如LBL13可以包括竖直结构(例如，直角棱镜、圆筒或柱)，以及非易失性材料可以完全地或部分地围绕竖直结构(例如，相变材料的共形层围绕竖直结构的各侧)。如所图示的那样，竖直位线中的每个位线可以经由选择晶体管连接至全局位线的集合中之一。选择晶体管可以包括MOS装置(例如，NMOS装置)或竖直TFT。
在题为“Non-Volatile Memory Having 3D Array of Read/Write Elementswith Vertical Bit Lines and Laterally Aligned Active Elements and MethodsThereof”的美国临时申请61/423,007以及题为“Three Dimensional Non-VolatileStorage with Three Device Driver for Row Select”的美国专利申请13/323,703中可以找到有关竖直位线存储器阵列的结构和操作的更多信息。
图5A图示了ReRAM存储器单元592和浮栅晶体管594的IV特性的一种实施方式。如所图示的那样，(例如，由于位线上增大100mV导致的)施加在ReRAM存储器单元592上的电压的较小增大与经过存储器单元的电流的指数增大(例如，增大25nA)对应。从而，在给定所施加的位线电压改变较小的情况下，ReRAM存储器单元的非线性IV特性会导致存储器单元电流的较大变化。这与给定位线电压改变的情况下针对浮栅晶体管比如浮栅晶体管594的存储器单元电流的较不灵敏的改变相反。
图5B图示了包括为源极跟随器配置的第一晶体管596以及提供闭环反馈以调节位线电压的放大器598的位线预充电电路的一种实施方式。如所图示的那样，放大器598结合第一晶体管596可以将位线电压调节为读取电压(Vrd)。
图5C图示了包括为源极跟随器配置的第一晶体管595以及提供闭环反馈以调节位线电压的包括第二晶体管M2的放大器599的位线预充电电路的另一实施方式。如所图示的那样，第二晶体管M2结合第一晶体管595可以将位线电压调节为读取电压，该读取电压等于(或大致接近)第二晶体管M2的源极电压(VS)加上栅极至源极电压(取决于装置尺寸，该栅极至源极电压粗略为第二晶体管M2的阈值电压或VthM2)。在一个示例中，如果位线电压高于读取电压，则经过第二晶体管M2的电流会增大，由此减小施加至第一晶体管595的栅极的电压，由此降低经过第一晶体管595的电流，由此减小位线电压。如果位线电压小于读取电压，则经过第二晶体管M2的电流将降低，由此增大施加至第一晶体管595的栅极的电压，由此增大经过第一晶体管595的电流，由此增大位线电压。从而，局部反馈动态地控制施加至第一晶体管595的栅极电压，以使得第一晶体管595的源极节点被调节为读取电压。
图5D图示了读/写电路502以及存储器阵列501的一部分的一种实施方式。读/写电路502是图1D中的读/写电路306的实现方式的一个示例。存储器阵列501的部分包括多个位线中的两个位线(标记为“选中的BL”的一个选中的位线以及标记为“未选中的BL”的一个未选中的位线)以及多个字线中的两个字线(标记为“选中的WL”的一个选中的字线以及标记为“未选中的WL”的一个未选中的字线)。存储器阵列的部分还包括选中的存储器单元550以及未选中的存储器单元552至556。在一种实施方式中，存储器阵列501的部分可以包括位线布置在与衬底水平的方向上的存储器阵列，例如图3A中的存储器阵列201。在另一实施方式中，存储器阵列501的部分可以包括位线布置在与衬底垂直的竖直方向上的存储器阵列，例如图4A中的存储器阵列416。
如所图示的那样，在存储器阵列操作(例如，读取操作)期间，可以将选中的位线偏置成1V，可以将未选中的字线偏置成0.6V，可以将选中的字线偏置成0V，以及可以将未选中的位线偏置成0.5V。在一些实施方式中，在第二存储器阵列操作期间，可以将选中的位线偏置成选中的位线电压(例如，2.0V)，可以将未选中的字线偏置成未选中的字线电压(例如，1.0V)，可以将选中的字线偏置成选中的字线电压(例如，0V)，以及可以将未选中的位线偏置成未选中的位线电压(例如，1V)。在这种情况下，共享选中的字线的未选中的存储器单元将被偏置成选中的字线电压与未选中的位线电压之间的电压差。在其他实施方式中，图5A中图示的存储器阵列偏置方案可以反转，以使得选中的位线被偏置成0V，未选中的字线被偏置成0.4V，选中的字线被偏置成1V，以及未选中的位线被偏置成0.5V。
如所图示的那样，读/写电路502的SELB节点可以经由列解码器504电耦接至选中的位线。在一种实施方式中，列解码器504可以对应于图1E中图示的列解码器302。晶体管562将节点SELB耦接(或电连接)至V感测(Vsense)节点。晶体管562可以包括低VT nMOS装置。箝位控制电路564控制晶体管562的栅极。Vsense节点连接至参考电流I参考(Iref)以及感测放大器566的一个输入端。感测放大器566的另一输入端接收V参考-读取(Vref-read)，Vref-read是用于比较读取模式下的Vsense节点电压的电压电平。感测放大器566的输出端连接至数据输出端子并且连接至数据锁存器568。写入电路560连接至节点SELB、数据输入端子以及数据锁存器568。
在一种实施方式中，在读取操作期间，读/写电路502将选中的位线偏置成读取模式下的选中的位线电压。在感测数据之前，读/写电路502将Vsense节点预充电至2V(或者大于选中的位线电压的某一电压)。在感测数据时，读/写电路502试图经由箝位控制电路564以及为源极跟随器配置的晶体管562来将SELB节点调节为选中的位线电压(例如，1V)。如果经过选中的存储器单元550的电流大于读取电流限制Iref，则Vsense节点会随着时间降落在Vref-read以下(例如，被设定为1.5V)，从而感测放大器566会读取出数据“0”。在一些情况下，可以在感测操作的预充电阶段期间将Vsense节点预充电为2V(或大于施加至选中的位线的位线电压的另一电压)，然后在感测操作的感测阶段期间，可以将读取电流限制或参考电流Iref设置为零以使得仅来自Vsense节点的电流路径经过晶体管562。输出数据“0”表示选中的存储器单元550处于低电阻状态(例如，设置(SET)状态)。如果经过选中的存储器单元550的电流小于Iref，则Vsense节点将保持在Vref-read以上从而感测放大器566会读取出数据“1”。输出数据“1”表示选中的存储器单元550处于高电阻状态(例如，复位(RESET)状态)。数据锁存器568可以在感测经过选中的存储器单元的电流的时间段之后(例如，在400ns之后)对感测放大器566的输出进行锁存。
在一种实施方式中，在写入操作期间，如果数据输入端子要求将数据“0”写入选中的存储器单元，则读/写电路502可以经由写入电路560将SELB偏置成用于在写入模式下对数据“0”进行编程的选中的位线电压(例如，对于SET操作为1.2V)。对存储器单元进行编程的持续时间可以为固定时间段(例如，使用固定宽度的编程脉冲)或者可变(例如，使用在编程时感测存储器单元是否已经被编程的写入电路560)。在美国专利6,574,145“MemoryDevice and Method for Sensing While Programming a Non-Volatile Memory Cell”中可以找到有关可以对数据进行编程同时进行感测的写入电路的更多信息。如果数据输入端子要求数据“1”被写入，则读/写电路502可以经由写入电路560将SELB偏置成用于在写入模式下对数据“1”进行编程的选中的位线电压(例如，对于RESET操作为0V或-1.2V)。在一些情况下，如果选中的存储器单元要保持其当前状态，则写入电路560可以在写入模式期间将SELB偏置成编程禁止电压。该编程禁止电压可以与未选中的位线电压相同或接近。
图5E图示了包括位线预充电电路的读/写电路504的一种实施方式。读/写电路504是图1D中的读/写电路306的实现方式的一个示例。位线预充电电路包括第一晶体管584和第二晶体管582。第一晶体管584的源极节点(标记为SELB节点)连接至列解码器504并且连接至第二晶体管582的栅极。第二晶体管582的源极节点连接至源极电压(VS)。第二晶体管582的漏极节点(标记为DGATE节点)连接至第一晶体管584的栅极并且连接至偏置电流(I偏置(Ibias))。第一晶体管584的漏极节点(标记为Vsense节点)连接至参考电流以及比较器566的一个输入端。在一些情况下，可以仅在感测阶段期间使能参考电流以感测经过存储器单元的电流，而在对选中的位线充电的预充电阶段期间，可以通过至电源的上拉路径(例如，经由PMOS装置)使参考电流失效或旁路。在其他情况下，参考电流可以在预充电阶段期间提供第一参考电流(例如，1mA)以及在感测阶段期间提供不同于第一参考电流的第二参考电流(例如，50nA)。第一参考电流可以大于第二参考电流。在其他情况下，可以在预充电阶段期间将参考电流设置为第一参考电流以及在感测阶段期间使参考电流失效。
在一些实施方式中，在感测经过选中的存储器单元的电流之前，读/写电路504可以使用位线预充电电路将连接至选中的存储器单元的选中的位线预充电至读取电压(例如，1.0V)。可以将选中的位线预充电至基于施加至第二晶体管582的源极节点的源极电压的位线电压。在对选中的位线预充电时，可以将参考电流设置为高电流值以快速地对选中的位线预充电。在选中的位线已经被预充电时，可以(例如，通过基于经过选中的存储器单元的电流使连接至Vsense节点的集成电容器放电来)对选中的存储器单元进行感测。在感测时间段中对选中的存储器单元进行感测之后，可以将作为结果得到的Vsense节点的电压与读取模式参考电压(Vref-read)进行比较以确定选中的存储器单元的状态。
图5F图示了用于生成由一个或更多个位线预充电电路使用以将一个或更多个位线预充电至读取电压的源极电压的源极电压生成器542的一种实施方式。如所图示的那样，源极电压生成器542包括晶体管531至晶体管532以及差分放大器538。晶体管531至晶体管532复制位线预充电电路，其中，以源极跟随器配置布置的晶体管532驱动伪位线节点(DB)以及晶体管531控制晶体管532的栅极。至差分放大器538的输入是读取电压(Vrd)以及伪位线节点。差分放大器538的输出是源极电压(VS)，连接至晶体管531的源极节点。在给定从伪位线节点吸取的伪存储器单元电流(伪Icell)的情况下，源极电压生成器542中的闭环反馈将伪位线节点调节为读取电压。可以使用一个或更多个伪存储器单元来生成伪存储器单元电流。在一种实施方式中，一个或更多个伪存储器单元可以是其中存储器阵列中的选中的存储器单元被选中用于感测的存储器阵列的一部分。在另一实施方式中，一个或更多个伪存储器单元可以与已被选中用于感测的存储器单元相关联的选中的字线对应(例如，选中的字线可以连接至已被选中用于感测的存储器单元以及一个或更多个伪存储器单元两者)。在一些情况下，并非使用伪存储器单元，而是可以根据基于带隙的电流参考或者温度不敏感的电流参考来得到伪存储器单元电流。
如图5F中图示的那样，第一感测放大器544电耦接至第一选中的位线，第二感测放大器546电耦接至第二选中的位线。第一感测放大器544包括第一位线预充电电路，第一位线预充电电路包括对第一选中的位线进行驱动的以源极跟随器配置布置的晶体管534以及对晶体管534的栅极进行控制的晶体管533。第二感测放大器546包括第二位线预充电电路，第二位线预充电电路包括对第二选中的位线进行驱动的以源极跟随器配置布置的晶体管536以及对晶体管536的栅极进行控制的晶体管535。由源极电压生成器542生成的源极电压在晶体管533的源极节点处连接至第一位线预充电电路并且在晶体管535的源极节点处连接至第二位线预充电电路。
在一些情况下，源极电压生成器542可以生成补偿温度变化和/或工艺变化的源极电压。在一个示例中，源极电压生成器542可以生成源极电压以使得一个或更多个位线预充电电路将一个或更多个位线预充电至以下读取电压，该读取电压恒定或者对温度变化(例如，读取电压可以在从-25摄氏度至105摄氏度的温度范围内保持接近恒定)以及工艺变化(例如，从快速工艺角到慢速工艺角分布的晶体管阈值电压切换)基本上不敏感。从而，源极电压生成器542可以提供源极电压随温度变化和工艺变化而变化的一个或更多个位线预充电电路，以使得施加至一个或更多个位线的读取电压基本不随温度变化或工艺变化而变化。
图6A是描述了用于感测存储器单元的处理的一种实施方式的流程图。在一种实施方式中，可以通过存储器系统比如图1A中的存储器系统101来执行图6A的处理。
在步骤602中，检测与感测多个存储器单元相关联的读取命令。多个存储器单元可以包括连接至第一位线的第一存储器单元以及连接至第二位线的第二存储器单元。读取命令可以从主机例如图1A中的主机106获取。多个存储器单元可以包括ReRAM存储器单元。在步骤604中，生成源极偏压。可以基于将一个或更多个存储器单元偏置成读取电压来生成源极偏压。源极偏压可以小于读取电压。在一个示例中，可以使用源极电压生成器例如图5F中的源极电压生成器542来生成源极偏压。在一些情况下，读取电压可以不仅是大于源极偏压的晶体管阈值电压。
在步骤606中，将第一感测电路电耦接至第一位线。第一感测电路可以经由列解码器例如图5E中的列解码器504电耦接至第一位线。第一感测电路可以包括第一晶体管。第一晶体管可以包括第一栅极和第一源极节点。第一源极节点可以(例如，经由列解码器)电耦接至第一位线。在步骤608中，使用第一晶体管来将第一位线调节至读取电压。可以基于源极偏压以及来自第一源极节点的反馈来将第一栅极偏置成第一偏压。在一个示例中，第一源极节点可以驱动公共源放大器的栅极，源极偏压可以连接至公共源放大器的源极，公共源放大器的漏极可以连接至第一栅极。
在步骤610中，将第二感测电路电耦接至第二位线。第二感测电路可以包括第二晶体管。第二晶体管可以包括第二栅极和第二源极节点。第二源极节点可以(例如，经由列解码器)电耦接至第二位线。在步骤612中，使用第二晶体管将第二位线调节至读取电压。可以基于源极偏压以及来自第二源极节点的反馈将第二栅极偏置成不同于第一偏压的第二偏压。在一个示例中，第二源极节点可以驱动第二公共源放大器的栅极，源极偏压可以连接至第二公共源放大器的源极，第二公共源放大器的漏极可以连接至第二栅极。在一种实施方式中，第二存储器单元可以包括OFF存储器单元或弱传导存储器单元，第一存储器单元可以包括ON存储器单元或强传导存储器单元。在步骤614中，使用第一感测电路来感测经过第一存储器单元的第一电流，使用第二感测电路来感测经过第二存储器单元的第二电流。第一电流可以大于第二电流。
图6B是描述了用于在存储器操作期间对位线预充电的处理的一种实施方式的流程图。在一种实施方式中，可以通过存储器系统例如图1A中的存储器系统101来执行图6B的处理。
在步骤624中，将第一预充电电路连接至第一位线。第一预充电电路可以经由位线解码器连接至第一位线。第一位线可以连接至第一存储器单元。第一预充电电路可以包括第一晶体管。第一晶体管可以包括第一栅极和第一源极节点。第一源极节点可以(例如，经由位线解码器)连接至第一位线。第一存储器单元可以包括ReRAM存储器单元。在步骤626中，可以使用第一预充电电路将第一位线预充电至第一电压。第一电压可以包括读取电压。可以基于来自第一位线的反馈将第一栅极设置成第一偏压。在一个示例中，可以使用其栅极连接至第一位线的公共源放大器来设置第一栅极。
在步骤628中，将第二预充电电路连接至第二位线。第二位线可以连接至第二存储器单元。第二预充电电路可以包括第二晶体管。第二晶体管可以包括第二栅极和第二源极节点。第二源极节点可以连接至第二位线。在步骤630中，在将第一位线预充电至第一电压的同时，使用第二预充电电路将第二位线预充电至第一电压。可以基于来自第二位线的反馈将第二栅极设置成第二偏压。在一个示例中，可以使用其栅极连接至第二位线的公共源放大器来设置第二栅极。第一偏压可以不同于第二偏压。在一种实施方式中，在第一存储器单元包括强传导存储器单元而第二存储器单元包括弱传导存储器单元的情况下，第一偏压可以大于第二偏压。
在步骤632中，在对第一位线预充电之后对第一存储器单元进行感测。在步骤634中，在对第二位线预充电之后对第二存储器单元进行感测。
图6C是描述了用于在存储器操作期间感测存储器单元的处理的替选实施方式的流程图。在一种实施方式中，可以通过存储器系统例如图1A中的存储器系统101来执行图6C的处理。
在步骤644中，将第一感测电路连接至第一位线。第一位线可以连接至第一存储器单元。第一感测电路可以包括包含第一栅极的第一晶体管。第一晶体管可以包括第一漏极节点和第一源极节点。第一源极节点可以(例如，经由位线解码器)连接至第一位线。在步骤646中，生成源极偏压。在一个示例中，可以通过将一个或更多个存储器单元偏置成读取电压来生成源极偏压。在另一示例中，可以使用取决于温度的参考来生成源极偏压。源极偏压可以基于温度而变化。例如，源极偏压可以与绝对温度互补或者可以随温度升高而降低。一个或更多个存储器单元可以包括一个或更多个伪存储器单元(即，不被用于存储用户数据的存储器单元)。在步骤648中，使用第一预充电电路将第一位线预充电至读取电压。可以基于源极偏压和来自第一位线的闭环反馈来将第一栅极设置成第一偏压。可以在将第一位线预充电至第一电压的同时向第一漏极节点提供预充电电流。预充电电流可以限制第一位线被预充电至读取电压的速率。
在步骤650中，在对第一位线预充电之后使用第一感测电路来感测至第一存储器单元的第一电流。可以在对经过第一存储器单元的第一电流进行感测的同时将小于预充电电流的感测电流提供至第一漏极节点。
所公开的技术的一种实施方式包括将第一感测放大器连接至第一位线。第一位线连接至第一存储器单元。第一感测放大器包括第一预充电电路。第一预充电电路包括第一晶体管。第一晶体管包括第一栅极和第一源极节点。第一源极节点连接至第一位线。该方法还包括使用第一预充电电路来将第一位线预充电至第一电压。对第一位线预充电包括基于来自第一位线的反馈来将第一栅极设置成第一偏压。该方法还包括将第二感测放大器连接至第二位线。第二位线连接至第二存储器单元。第二感测放大器包括第二预充电电路。第二预充电电路包括第二晶体管。第二晶体管包括第二栅极和第二源极节点。第二源极节点连接至第二位线。该方法还包括使用第二预充电电路来将第二位线预充电至第一电压。对第二位线预充电包括基于来自第二位线的反馈来将第二栅极设置成第二偏压。第二偏压不同于第一偏压。该方法还包括：在对第一位线预充电之后使用第一感测放大器来感测第一存储器单元，以及在对第二位线预充电之后使用第二感测放大器来感测第二存储器单元。
在一些情况下，该方法还可以包括生成源极偏压。对第一位线预充电包括基于源极偏压以及来自第一位线的反馈来将第一栅极设置成第一偏压。对第二位线预充电包括基于源极偏压以及来自第二位线的反馈来将第二栅极设置成第二偏压。
所公开的技术的一种实施方式包括多个存储器单元以及与所述多个存储器单元通信的一个或更多个管理电路。多个存储器单元包括第一存储器单元和第二存储器单元。一个或更多个管理电路使第一感测放大器被耦接至第一位线。第一位线连接至第一存储器单元。第一感测放大器包括第一预充电电路。第一预充电电路包括第一晶体管。第一晶体管包括第一栅极和第一源极节点。第一源极节点连接至第一位线。一个或更多个管理电路使用第一预充电电路来使第一位线被预充电至读取电压。第一预充电电路基于来自第一位线的反馈来将第一栅极设置成第一偏压。一个或更多个管理电路使第二感测放大器被耦接至第二位线。第二位线连接至第二存储器单元。第二感测放大器包括第二预充电电路。第二预充电电路包括第二晶体管。第二晶体管包括第二栅极和第二源极节点。第二源极节点连接至第二位线。一个或更多个管理电路使用第二预充电电路来使第二位线被预充电至所述读取电压。第二预充电电路基于来自第二位线的反馈来将第二栅极设置成第二偏压。第二偏压不同于第一偏压。一个或更多个管理电路使用第一感测放大器来使第一存储器单元被感测，使用第二感测放大器来使第二存储器单元被感测。
所公开的技术的一种实施方式包括：生成源极偏压，生成读取电压以及将第一感测电路耦接至第一位线。第一位线连接至第一存储器单元。第一感测电路包括第一晶体管。第一晶体管包括第一栅极和第一源极节点。第一源极节点耦接至第一位线。该方法还包括使用第一晶体管来将第一位线调节为读取电压。基于源极偏压以及来自第一源极节点的反馈来将第一栅极设置成第一偏压。该方法还包括将第二感测电路耦接至第二位线。第二感测电路包括第二晶体管。第二晶体管包括第二栅极和第二源极节点。第二源极节点耦接至第二位线。该方法还包括使用第二晶体管来将第二位线调节为读取电压。基于源极偏压以及来自第二源极节点的反馈来将第二栅极设置成不同于第一偏压的第二偏压。该方法还包括：在调节第一位线之后使用第一感测电路来感测经过第一存储器单元的第一电流，以及在调节第二位线之后使用第二感测电路来感测经过第二存储器单元的第二电流。
针对本文献的目的，可以连续地以及通过一个或更多个计算装置来执行与所公开的技术相关联的每个处理。处理中的每个步骤可以通过与其他步骤中使用的计算装置相同或不同的计算装置来执行，并且不需要必须地由单个计算装置来执行每个步骤。
针对本文献的目的，说明书中引用“实施方式”、“一种实施方式”、“一些实施方式”或“另一实施方式”可以用于描述不同实施方式而不必指同一实施方式。
针对本文献的目的，连接可以是直接连接或者间接连接(例如，经由其他部件)。
针对本文献的目的，术语对象的“集合”可以指一个或更多个对象的“集合”。
尽管以特定于结构特征和/或方法性动作的语言描述了本主题，但是应该理解，在所附权利要求书中限定的主题不一定限于上文所述的具体特征或动作。更确切的讲，上文所述的具体特征和动作作为实现权利要求的示例形式而公开。

Claims (12)

1.一种用于操作非易失性存储系统的方法，包括：
使用复制电路生成源极偏压，所述复制电路将连接至伪存储器单元的伪位线偏置成第一电压；
将第一感测放大器连接至第一位线，所述第一位线连接至第一存储器单元，所述第一感测放大器包括第一预充电电路，所述第一预充电电路包括第一晶体管，所述第一晶体管包括第一栅极和第一源极节点，所述第一源极节点连接至所述第一位线；
使用所述第一预充电电路将所述第一位线预充电至所述第一电压，对所述第一位线预充电包括：基于来自所述第一位线的反馈和所述源极偏压来将所述第一栅极设置成第一偏压；
将第二感测放大器连接至第二位线，所述第二位线连接至第二存储器单元，所述第二感测放大器包括第二预充电电路，所述第二预充电电路包括第二晶体管，所述第二晶体管包括第二栅极和第二源极节点，所述第二源极节点连接至所述第二位线；
使用所述第二预充电电路来将所述第二位线预充电至所述第一电压，对所述第二位线预充电包括：基于来自所述第二位线的反馈和所述源极偏压来将所述第二栅极设置成第二偏压，所述第二偏压不同于所述第一偏压；
在对所述第一位线预充电之后使用所述第一感测放大器来感测所述第一存储器单元；以及
在对所述第二位线预充电之后使用所述第二感测放大器来感测所述第二存储器单元。
2.根据权利要求1所述的方法，其中，
所述第一电压包括读取电压。
3.根据权利要求2所述的方法，其中，
所述源极偏压小于所述读取电压。
4.根据权利要求2所述的方法，其中，
所述第一偏压大于所述读取电压，以及所述第二偏压大于所述读取电压。
5.根据权利要求1所述的方法，其中，
在将所述第一位线预充电至所述第一电压的同时，对所述第二位线进行预充电。
6.根据权利要求1所述的方法，其中，
对所述第一位线预充电包括：使用第三晶体管将所述第一栅极设置成所述第一偏压，所述第三晶体管包括第三栅极，所述第三栅极连接至所述第一源极节点。
7.根据权利要求1所述的方法，其中，
所述生成源极偏压包括：生成所述源极偏压以使得所述第一预充电电路在一温度范围内将所述第一位线预充电至所述第一电压。
8.根据权利要求1至7中任一项所述的方法，其中，
所述第一存储器单元是单片式三维存储器阵列的一部分，所述单片式三维存储器阵列包括所述第一存储器单元和第三存储器单元，所述第一存储器单元位于所述第三存储器单元之上，所述第三存储器单元位于衬底之上，所述第一存储器单元和所述第三存储器单元形成在所述衬底之上，在所述第一存储器单元与所述第三存储器单元之间没有任何介于中间的衬底。
9.根据权利要求1至7中任一项所述的方法，其中，
所述非易失性存储系统包括包含所述第一存储器单元和所述第二存储器单元的非易失性存储器，所述非易失性存储器单片式地形成为存储器单元的阵列的一个或更多个物理级，所述存储器单元具有布置在硅衬底之上的有源区，所述非易失性存储系统包括与所述第一存储器单元和所述第二存储器单元的操作相关联的电路。
10.一种非易失性存储系统，包括：
多个存储器单元，所述多个存储器单元包括第一存储器单元和第二存储器单元；
复制电路，所述复制电路生成源极偏压；以及
与所述多个存储器单元通信的一个或更多个管理电路，所述一个或更多个管理电路使第一感测放大器被耦接至第一位线，所述第一位线连接至所述第一存储器单元，所述第一感测放大器包括第一预充电电路，所述第一预充电电路包括第一晶体管，所述第一晶体管包括第一栅极和第一源极节点，所述第一源极节点连接至所述第一位线，所述一个或更多个管理电路使用所述第一预充电电路来使所述第一位线被预充电至读取电压，所述第一预充电电路基于来自所述第一位线的反馈和所述源极偏压来将所述第一栅极设置成第一偏压，所述一个或更多个管理电路使第二感测放大器被耦接至第二位线，所述第二位线连接至所述第二存储器单元，所述第二感测放大器包括第二预充电电路，所述第二预充电电路包括第二晶体管，所述第二晶体管包括第二栅极和第二源极节点，所述第二源极节点连接至所述第二位线，所述一个或更多个管理电路使用所述第二预充电电路来使所述第二位线被预充电至所述读取电压，所述第二预充电电路基于来自所述第二位线的反馈和所述源极偏压来将所述第二栅极设置成第二偏压，所述第二偏压不同于所述第一偏压，所述一个或更多个管理电路使用所述第一感测放大器来使所述第一存储器单元被感测，使用所述第二感测放大器来使所述第二存储器单元被感测。
11.根据权利要求10所述的非易失性存储系统，其中，
所述源极偏压小于所述读取电压，所述第一偏压大于所述读取电压，所述第二偏压大于所述读取电压。
12.根据权利要求10至11中任一项所述的非易失性存储系统，其中，
所述非易失性存储系统包括包含所述第一存储器单元和所述第二存储器单元的非易失性存储器，所述非易失性存储器单片式地形成为存储器单元的阵列的一个或更多个物理级，所述存储器单元具有布置在硅衬底之上的有源区，所述非易失性存储系统包括与所述第一存储器单元和所述第二存储器单元的操作相关联的电路。
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