CN105337607B - 用于时钟信号丢失检测的装置和方法 - Google Patents

Abstract

本发明涉及一种用于时钟信号丢失检测的装置和方法，该装置包括第一计数器、第二计数器、控制单元和比较单元。该第一计数器和该第二计数器被配置为交替地对监控时钟信号的周期个数进行计数。控制单元被配置为基于输入时钟产生分别启动或禁用第一计数器和第二计数器的第一计数器使能信号和第二计数器使能信号，其中第一计数器使能信号和第二计数器使能信号相反。比较单元连接至该第一计数器和该第二计数器，且被配置为如果被第一计数器和第二计数器之一计数的监控时钟信号的周期个数超过预设阈值时，检测出输入时钟的丢失错误。

Description

用于时钟信号丢失检测的装置和方法

技术领域

本发明涉及时钟信号丢失的检测，更具体地，但不局限于时钟信号丢失检测的装置和方法。

背景技术

传统的时钟信号丢失检测的方法是在预设周期内测试平均频率，因此这种方法可能不会立即检测出输入时钟丢失错误。进一步地，在开始和结束点可能存在一个周期采样误差。进一步地，为使该方法起作用，输入时钟占空比应满足奈奎斯特采样理论以找到边沿转变。由于现有时钟丢失检测方法的上述缺点，需要新的输入时钟丢失检测的装置和方法。

发明内容

根据本发明的实施例，一种装置包括第一计数器和第二计数器，其中该第一计数器和该第二计数器被配置为交替地对监控时钟信号的周期个数进行计数；控制单元被配置为基于输入时钟产生分别启动或禁用该第一计数器和该第二计数器的第一计数器使能信号和第二计数器使能信号，其中该第一计数器使能信号和该第二计数器使能信号相反；比较单元连接至该第一计数器和该第二计数器，且被配置为如果被该第一计数器和该第二计数器之一计数的该监控时钟信号的周期个数超过预设阈值时，检测出该输入时钟的丢失错误。

根据本发明的另一实施例，一种装置中的方法包括分别通过第一计数器和第二计数器交替地对监控时钟信号的周期个数进行计数；通过控制单元基于输入时钟产生分别启用或禁止该第一计数器和该第二计数器的第一计数器使能信号和第二计数器使能信号，其中该第一计数器使能信号和该第二计数器使能信号相反；且如果通过该第一计数器和该第二计数器之一对该监控时钟信号计数的周期个数超过预设阈值，通过比较单元检测到输入时钟的丢失错误。

附图说明

本发明通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制的，本发明的范围是由权利要求所限定的。在附图中，相同的附图标记代表相同的组件。

图1是表示时钟信号丢失检测的装置的实施例的框图。

图2是表示图1所示装置的实施方式的电路图。

图3是表示图1所示装置的另一实施方式的电路图。

图4是表示图1所示装置的另一实施方式的电路图。

图5是表示图1所示装置的另一实施方式的电路图。

图6是表示图1所示装置的另一实施方式的电路图。

图7是表示图1所示装置的另一实施方式的电路图。

图8是表示图4或图7中所示的组合逻辑实施例的电路图。

图9是表示图4或图7中所示的组合逻辑的另一实施例的电路图。

图10是检测时钟信号丢失的方法的实施例的流程图。

图11是检测时钟信号丢失的方法的另一实施例的流程图。

图12是表示输入时钟、监控时钟信号、两个计数器使能信号和两个计数器信号的时序图。

具体实施例

本发明的多个方面及例子将在此被描述。接下来的说明为这些例子的全面理解及可行的说明提供了具体的细节。但是本领域技术人员将理解本发明可在缺少许多这些细节的情形下被实施。此外，一些众所周知的结构和功能将不会被具体地显示或描述，以避免不必要地模糊相关说明。

图1是表示时钟信号丢失检测的装置的实施例的框图。装置10包括控制单元CTRL、第一计数器CNT1、第二计数器CNT2和比较单元CMP。第一计数器CNT1和第二计数器CNT2被配置为交替地对监控时钟信号mck的周期个数进行计数。控制单元CTRL被配置为基于输入时钟in_ck产生分别启动或禁用第一计数器CNT1和第二计数器CNT2的第一计数器使能信号cnt1_en和第二计数器使能信号cnt2_en。第一计数器使能信号cnt1_en和第二计数器使能信号cnt2_en相反。即当第一计数器使能信号cnt1_en是逻辑高时，第二计数器使能信号cnt2_en是逻辑低。第一计数器使能信号cnt1_en启动第一计数器CNT1使得第一计数器CNT1计数，同时第二计数器使能信号cnt2_en禁用第二计数器CNT2使得第二计数器CNT2不计数。

比较单元CMP连接至第一计数器CNT1和第二计数器CNT2，且比较单元CMP被配置为如果被第一计数器CNT1和第二计数器CNT2之一计数的监控时钟信号mck的周期个数超过预设阈值时，检测出输入时钟的丢失错误。例如，输入时钟丢失阈值可通过监控时钟信号mck的周期个数进行量化，且该结果被设定为第一计数器CNT1和第二计数器CNT2的预设阈值。假设该丢失阈值为1000ns，且监控时钟信号mck的周期是100ns，那么计数器预设阈值是10。10是通过丢失阈值1000ns除以mck的周期100ns得到。它意味着在10个mck周期中，in_ck必须至少翻转一次。即如果比较单元CMP检测到CNT1或CNT2中任何一个计数超过10，比较单元CMP检测到输入时钟丢失。在另一实施例中，如果该丢失阈值保持在1000ns，而监控时钟信号mck的周期是65ns，那么预设阈值可以是15或16。注意基于丢失阈值的周期个数，该预设阈值可不同。

图2是表示图1所示装置10的实施方式20的电路图。装置20进一步包括第一D触发器D1和第二D触发器D2。第一D触发器D1和所述第二D触发器D2的时钟端(每一个都在D触发器的左侧以小三角形显示)都被配置为接收输入时钟in_ck，且控制单元CTRL的输出端连接至第二D触发器D2的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第一D触发器的清零端CLR。

图1中的比较单元CMP可通过图2中的第一比较器COMPARE1和第二比较器COMPARE2实施。第一比较器COMPARE1被配置为产生第一丢失信号loss1，第二比较器COMPARE2被配置为产生第一丢失信号loss2。第一比较器COMPARE1和第二比较器COMPARE2的细节将会在接下来的图3中描述。

图3是表示图1中的装置的另一实施方式30的电路图。图3显示的装置30包括第一D触发器D1和第二D触发器D2。装置30进一步包括第三D触发器D3、第四D触发器D4、第一或门OR1、第二或门OR2和第二反相器INV2。因为第一触发器D1和第二D触发器D2与图2中的类似，涉及图2中已经描述的元件的细节被省略。

第一D触发器D1和第三触发器D3的Q端都连接至第一或门OR1的输入端。第一或门OR1的输出端连接至控制单元CTRL。第二D触发器D2和第四D触发器D4的Q端都连接至第二或门OR2的输入端。第二或门OR2的输出端连接至控制单元CTRL。

第三D触发器D3和所述第四D触发器D4的时钟端被配置为接收输入时钟in_ck的反相。如图3所示，第三D触发器D3和第四D触发器D4连接至第二反相器INV2的输出端，且第二反相器INV2的输入被配置为接收输入时钟in_ck。控制单元CTRL的输出端连接至第四D触发器D4的清零端(CLR)，且控制单元CTRL的输出端进一步通过第一反相器INV1连接至第三D触发器D3的清零端(CLR)；其中所有第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4的D端都连接至逻辑高“1”。

比较单元300包括第一比较器COMPARE1，第二比较器COMPARE1和第三或门OR3。第一比较器COMPARE1连接至第一计数器CNT1以及第一比较器COMPARE1的输出端(输出信号丢失loss1)连接至第三或门OR3的第一输入端。第一比较器COMPARE1还被配置为接收监控时钟信号mck并将第一计数器CNT1计数的周期个数与mck的周期个数相比。第二比较器COMPARE2连接至第二计数器CNT2，且第二比较器COMPARE2的输出端(输出信号丢失loss2)连接至第三或门OR3的第二输入端。第二比较器COMPARE2还被配置为接收监控时钟信号mck并将第二计数器CNT2计数的周期个数与mck的周期个数相比。第三或门OR3的输出被配置为如果被第一计数器CNT1和第二计数器CNT2之一计数的监控时钟信号mck的周期个数超过预设阈值时，显示所述输入时钟in_ck的丢失错误。

装置30进一步包括第三反相器INV3。控制单元CTRL被配置为输出第一计数器使能信号cnt1_en。控制单元CTRL也被配置为通过第三反相器INV3输出第二计数器使能信号cnt2_en。利用第三反相器INV3，可减少或避免在第一计数器使能信号cnt1_en和第二计数器使能信号cnt2_en之间由亚稳定性引起的意外的数据关系(通常是相反的)。

两对D触发器(D触发器对D1&D3，D触发器对D2&D4)分别产生“cnt1_clr”和“cnt2_clr”，且每对只与其相对应的计数器工作。一对D触发器中的一个被“in_ck”的上升沿触发，该对中的另一个被“in_ck”的下降沿触发。以包括D1和D3的对为例，第一D触发器D1被输入时钟“in_ck”的上升沿触发，第二D触发器D2被输入时钟“in_ck”的下降沿触发。四个D触发器中的每一个的D端(也被称为数据输入端)连接至恒高。以两个D触发器为一对，即使计数器建立时间和计数器维持时间相互不匹配会引起例如第一D触发器未能检测到输入时钟in_ck的上升沿，第三D触发器可随后检测到输入时钟的下降沿，以保证计数器精确的计量个数。

再次参见图2，若装置20可允许一个样本错误，那么第三D触发器D3和第四D触发器D4可被省略。即装置20通过第一触发器D1或第二触发器D2仅检测输入时钟in_ck的上升沿。

图4是表示图1所示的装置10另一个实施例40的电路图。由于第一触发器D1、第二触发器D2、第三触发器D3、第四触发器D4、第一反相器INV1、第二反相器INV2、第一或门OR1和第二或门OR2与图3类似，涉及图3中已经描述的元件的细节被省略。

如图4所示，控制单元400包括组合逻辑410和第五D触发器D5，组合逻辑410的第一端口和第二端口分别连接至第一或门OR1的输出和所述第二或门OR2的输出。组合逻辑410被配置为分别检测到第一或门OR1或第二或门OR2的输出的逻辑高时向第五D触发器D5输出不同值。例如，如果检测到第一或门OR1的高时，那么控制逻辑410输出1，如果检测到第二或门OR2的高时，那么控制逻辑410输出0。第五D触发器D5的Q端被配置为输出第一计数器使能信号cnt1_en，且第五D触发器D5的非Q端被配置为输出第二计数器使能信号cnt2_en。第五触发器D5的Q端通过第一反相器INV1连接至第一D触发器D1和第三D触发器D3的清零端。第五触发器D5的非Q端通过第四反相器INV4连接至第二D触发器D2和第四D触发器D4的清零端。注意到不同于图3中所有的D触发器D1、D2、D3和D4连接至控制单元CTRL的同一输出端，在图4中D触发器对D1和D3的清零端接收第五D触发器D5的Q端输出，而D触发器对D2和D4的清零端接收第五D触发器D5的非Q端输出。注意到D1至D4的清零端可以是SET/RESET/SETB/RESTB端，且可能需要相应地插入反相器或移除反相器。CLR端的作用是允许D触发器回到其初始值。例如，如果D1至D4的CLR端都是CLRB(或RESET)，意味着端口上的逻辑低将会将Q端置0，那么INV1和INV4可被省略。

装置40进一步包括分频器420。分频器420被配置为在输入时钟in_ck被输入至控制单元400之前将输入时钟in_ck除以N。

比较单元COMPARE是图1所示的比较单元CMP的实施例。由于第一计数器CNT1和第二计数器CNT2交替工作，一个COMPARE单元足够检测计数器之一计数的周期个数是否超过阈值，并产生丢失信号以显示输入时钟in_ck的丢失。

图5是表示图1显示的装置10的另一个实施例50的电路图。图5所示的装置50包括第一D触发器D1和第二D触发器D2。装置50进一步包括第三D触发器D3、第四D触发器D4、第一与门AND1、第二与门AND2和两比较器COMPARE1和COMPARE2。

第一D触发器D1和第三D触发器D3的Q端都连接至第一与门AND1的输入端。第一与门AND1的输出端连接至控制单元CTRL。第二D触发器D2和第四D触发器D4的Q端连接至第二与门AND2的输入端，第二与门AND2的输出端连接至控制单元CTRL。控制单元CTRL的输出端连接至第二触发器D2的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第一触发器D1的清零端CLR。

第三D触发器D3和第四D触发器D4的时钟端被配置为通过第二反相器INV2接收输入时钟in_ck的反相。控制单元CTRL的输出端连接至第四D触发器D4的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第三D触发器的清零端CLR；其中所有第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4的D端连接至逻辑低“0”。同样考虑在图3中所示的装置30，每一个第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4的D端被配置为接收0或1。如果每个D端被配置为接收0而不是1，那么图3中或门OR1，OR2可改为图5中显示的与门AND1和AND2。

由于图5中第一比较器COMPARE1和第二比较器COMPARE2与图3中显示的类似，涉及图3的已经描述的元件的细节被省略。

图6是表示图1显示的装置的另一实施例的电路图。在图6中，装置60包括锁存器。如图6所示，装置60包括第一锁存器D1、第二锁存器D2、第三锁存器D3、第四锁存器D4、第三与门AND3、第四与门AND4、控制单元CTRL和比较器COMPARE。

第一锁存器D1和第二锁存器D2的时钟端被配置为接收输入时钟in_ck。控制单元CTRL的输出端连接至第二锁存器D2的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第一锁存器D1的清零端CLR。

第一D触发器D1和第三D触发器D3的Q端连接至第三与门AND3的输入端，第三与门AND3的输出端连接至控制单元CTRL。

第二D触发器D2和第四D触发器D4的Q端连接至第四与门AND4的输入端。第四与门AND4的输出端连接至控制单元CTRL。

第三D触发器D3和第四D触发器D4的时钟端都被配置为通过第二反相器INV2接收输入输入时钟in_ck的反相。控制单元CTRL的输出端连接至第四D触发器D4的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第三D触发器D3的清零端。

由于图6中比较器COMPARE1与图4中显示的类似，涉及图4的已经描述的元件的细节被省略。

在一实施例中，预设阈值是可编程的。例如，预设阈值可根据输入时钟in_ck与监控时钟信号mck的频率之比进行调整。

图7是表示图1显示的装置的另一实施例的电路图。图7中显示的装置70与图4中显示的装置40类似，图4与图7中的不同在于图4进一步包括分频器420。

图8是表示图4或图7中组合逻辑实施例的电路图。组合逻辑80进一步包括复用器MUX和第一异或门XOR1。组合逻辑80的第二端口(被配置为接收信号cnt2_clr)包括复用器MUX的第二端口(表示为MUX上的1)，且复用器MUX的第二端口还连接至第一异或门XOR的第一输入端。组合逻辑80的第一端口(被配置为接收信号cnt_clr)包括第一异或门XOR1的第二输入端。复用器的选择端(表示为MUX上的S)连接至第一异或门XOR1的输出端。复用器MUX的第一端口(表示为MUX上的0)连接至第五D触发器D5的Q端。组合逻辑80的输出包括复用器MUX的输出。例如，当cntl_clr是逻辑高(1)，且cnt2_clr是逻辑低(0)，XOR1输出逻辑高且选中第二端口(表示为MUX上的1)，复用器输出cnt2_clr，为逻辑低(0)。当cnt1_clr是逻辑低(0)，且cnt2_clr是逻辑高(1)，XOR1输出逻辑高(1)，且当第二端口(表示为MUX上的1)被选中，复用器MUX输出cnt2_clr，为逻辑高(1)。注意到图8仅显示了复用器MUX如何连接至第五触发器D5。与图4相似，尽管未在图8中显示，第五触发器D5的时钟端连接至监控时钟信号mck。

图9是表示图4或图7中组合逻辑另一实施例的电路图。组合逻辑90进一步包括第二异或门XOR2、与非门NAND、第四或门OR4和第五与门AND5。组合逻辑90的第二端口(被配置为接收信号cnt2_clr)包括第二异或门XOR2的第一端口。组合逻辑90的第一端口(配置为接收信号cnt1_clr)包括第二异或门XOR2的第二端口。第二异或门XOR2的第二端口还连接至与非门NAND的第一端口。第二异或门XOR2的输出端连接至第四或门OR4的第一端口和与非门NAND的第二端口。第四或门OR4的第二端口连接至第五D触发器D5的Q端。第四或门OR4和与非门NAND的输出都连接至第五与门AND5。且第五与门AND5的输出连接至第五D触发器D5的Q端。组合逻辑90的输出包括第五与门AND5的输出。例如，当cnt1_clr是逻辑低(0)，且cnt2_clr是逻辑高(1)，XOR2输出逻辑高(1)，且与非门NAND输出逻辑低(1)，且第五与门AND5输出逻辑高(1)。当cnt1_clr是逻辑高(1)，且cnt2_clr是逻辑低(0)，XOR2输出逻辑高(1)，且与非门NAND输出逻辑低(0)，且第五与门AND5输出逻辑低(0)。与图4相似，尽管未在图9中显示，第五触发器D5的时钟端连接至监控时钟信号mck。

图10是检测时钟信号丢失的方法的实施例的流程图。方法100可运行在例如图1显示的装置10中。方法100包括分别通过第一计数器和第二计数器交替地对监控时钟信号的周期个数进行计数(块1000)；通过控制单元基于输入时钟产生(块1010)分别启用或禁止第一计数器和第二计数器的第一计数器使能信号和第二计数器使能信号，其中第一计数器使能信号和第二计数器使能信号相反；且如果通过第一计数器和第二计数器之一对监控时钟信号计数的周期个数超过预设阈值，通过比较单元检测到(块1020)输入时钟的丢失错误。

图11是检测时钟信号丢失的方法的另一实施例的流程图。注意到所有在括号内的数字表示第二实施例。因此，在第一实施例中，所有在括号内的数字应该被忽略，而当在第二实施例中，应只考虑在括号内的数字且在括号之前的数字不应被考虑。例如cnt1(2)_en表示第一计数器使能信号cnt1_en或第二计数器使能信号cnt2_en。

参见图11，考虑括号内的数字应被忽略的情形。首先考虑监控时钟信号mck域。在块1100中，初始地，cnt1_en从逻辑0变为逻辑1且cnt1在计数，而cnt2_en从逻辑1变为逻辑0且cnt2复位。换句话说，CNT1工作，且cnt1_en从逻辑0变为逻辑1，且CNT2不工作。

接着在块1110中，该方法检测CNT1是否达到最大值或cnt1_clr＝1。

具体而言，如果CNT1达到最大值，该方法转至块1140和1150，在块1150中检测到信号丢失。

如果cnt1_clr＝1(在图12中的时间b)，那么该方法前进至块1120。在块1120中，cnt1_en从逻辑1变为逻辑0且cnt1复位(图12中时间c)；cnt2_en从逻辑0至逻辑1且cnt2开始计数。接着在块1130中，该方法检测CNT1是否达到最大值或cnt1_clr＝1。

如果在块1110中，CNT1没有达到最大值且cnt1_clr不等于1，那么该方法返回至块1100。

如果在块1130的判断中，CNT1达到最大值，该方法转向块1140、1150和1100，在块1150中检测到信号丢失，且在块1100中第一计数器CNT1和第二计数器CNT2持续地交替计数。

如果在块1130的判断中，cnt2_clr＝1(图12中的时间B)，那么该方法前进至块1100，cnt1_en从逻辑0变为逻辑1且cnt1计数(图12中的时间D)；cnt2_en从逻辑1变为逻辑0且cnt2复位(图12中的时间C)。

如果CNT1没有达到最大值且cnt1_clr不等于1，那么该方法返回至块1120。

接着考虑in_ck域，在块1160中，D1和D3在工作，而D3和D4复位，因此产生cnt1_clr信号且被传送至在mck域中的块1110。

接着块1170判断cnt1_en是否从逻辑1变为逻辑0。

如果是，该方法前进至块1180，其中D1和D3复位，D2和D4工作。同时产生cnt2_clr信号并送至mck域中的块1130。接着该方法前进至块1190，且块1190确定cnt1_en是否从逻辑1变为逻辑0。如果块1190确认为是，该方法返回至块1160。如果块1190判断为否，该方法返回至块1180。

如果1170判断为否，该方法返回至块1160。

同时注意到块1120同样产生cnt1_en信号且该信号送至块1170。块1100产生cnt1_en信号且该信号送至块1190。注意到横跨不同域的块的编号并不意味着特定的顺序。例如在mck域的块1100和在in_ck域中的块1160并不一定如所述的顺序那样执行。块1100和块1160可按照不同顺序实施。注意到上述方法对于在括号内的信号同样适用。

图12是表示输入时钟in_ck、监控时钟信号mck、两个计数器使能信号cnt1_en和cnt2_en和两计数器信号cnt1和cnt2的时序图。注意到计数器信号cnt1和cnt2是第一计数器CNT1和第二计数器CNT2各自的输出。图12同样显示了第一计数器CNT1复位信号cnt1_clr和第二计数器CNT2复位信号cnt2_clr。

参见图12，在运行过程中，第一计数器CNT1和第二计数器CNT2同为同步步进计数器。两计数器(CNT1&CNT2)、两比较器(COMPARE1&COMPARE2)、控制单元(CTRL)工作在监控时钟信号(mck)域。Mck域是一个完全同步电路。四个D触发器工作在输入时钟in_ck的上升沿或下降沿。

如果cnt1_clr是活跃的(例如时间点a)，在被mck采样后(例如监控时钟信号的上升沿，例如时间点b)，‘cnt1_en’被拉低(例如时间点c)，且同时‘cnt2_en’被拉高(例如时间点d，注意到时间点c和时间点d实质上同步)。当cnt1_en被拉低，第一计数器CNT1停止计数，且第二计数器CNT2开始计数。cnt1_en同样通过第一反相器INV1送至第一和第三D触发器D1和D3的清零端CLR，因此D1和D3被复位并停止工作(当D1和D3被复位时，这意味着Q输出总是等于0，且Q输出忽略D端和时钟输入)，同时第二和第四D触发器D2和D4开始工作。

类似地，如果cnt2_clr是活跃的(例如时间点A)，在被mck采样后(例如监控时钟信号的上升沿，例如时间点B)，‘cnt1_en’被拉高(例如时间点D)，且同时‘cnt2_en’被拉低(例如时间点C，注意到时间点C和时间点D实质上同步)。当cnt1_en被拉高，第一计数器CNT1开始计数，且第二计数器CNT2停止计数。如果mck监测到‘cnt1_clr’或‘cnt2_clr’的高，当前计数器被复位且另一计数器立即开始计数。

cnt1_en同样通过第一反相器INV1送至第一触发器D1和第三D触发器D3的清零端CLR，因此D2和D4被复位并停止工作，第一计数器D1和第三计数器D3开始工作。即对一计数器的复位同时开始另一计数器的计数，在由因果控制系统保证的一些延迟之后，先前工作的D触发器对进入复位状态且另一对开始工作。在这里因果控制系统表示通过对在mck域的1比特信号‘cnt1_clr’采样来确定1比特信号‘cnt1_en’发生改变。通过‘cnt1_en’对‘cnt1_clr’的异步复位动作(例如时间点e)仅在‘cnt1_en’被在‘cnt1_clr’的有效采样后(例如时间点c)发生。同样的机制也适用于‘cnt2_en’和‘cnt2_clr’上。

在正常的操作中，‘cnt1_en’和‘cnt2_en’控制两个计数器CNT1和CNT2轮流工作。例如，当第一计数器CNT1工作时，第二计数器CNT2停止工作。当第一计数器CNT1停止工作时，第二计数器CNT2工作。

在信号丢失中，如果相应的使能信号保持高，工作的计数器不停地朝向等于量化的可编程的阈值的最大值步进。当计数值等于可编程阈值时可立即检测到丢失指示信号(丢失loss)。来自in_ck域的信号cnt1_clr被mck采样以产生1比特计数器使能信号cnt1_en。信号in_ck总是运行在in_ck的两个边沿。信号cn1_en被用作异步复位信号，且不关心D触发器的复位恢复时间。类似地，来自in_ck域的信号cnt2_clr被mck采样以产生1比特计数器使能信号cnt2_en。信号in_ck总是运行在in_ck的两个边沿。信号cnt2_en被用作异步复位信号，且不关心D触发器的复位恢复时间。

见图12的另一个例子。第一计数器CNT1计数，同时D触发器D1与D3处在工作状态。同时，第二计数器CNT2备用，同时D触发器D2和D4在复位状态。在第一计数器CNT1计数阶段，在时间a的‘in_ck’的下降沿引导‘cnt1_clr’至高。在时间b当mck检测‘cnt1_clr’的高，会通过在时间c拉低其计数器使能信号‘cnt1_en’来复位第一计数器CNT1(也是信号cnt1)，并且在时间d拉高‘cnt2_en’启动第二计数器CNT2(也是信号cnt2)。因为‘cnt1_en’只在‘cnt1_clr’在时间b被正确采样后产生，‘cnt1_en’可在时间e安全复位D触发器D1与D3。‘cnt1_clr’的高水平可能会狭窄但是总能达到保持时间的要求。在第二计数器CNT2计数1、2。。。直至m+2期间进行相同的处理，第二计数器CNT2被复位且第一计数器CNT1通过in_ck的上升沿开始计数。(时间点A至E)

利用本发明的实施例，无需等待几个周期以获得平均值，时钟丢失错误可被立即检测出以防止使用该时钟的系统崩溃。在实施例中，输入时钟丢失错误可在计数超过阈值时立即被检测出。

在一些实施例中，监控时钟频率不必非常高且仅等于最小阈值。这里的最小阈值表示mck为保证该丢失检测电路可工作的最低频率。最小阈值可等于D1至D4(in_ck)的CLK端的频率或者被分频器分频的in_ck。基于不同的监控时钟频率和输入时钟频率，阈值可尽可能地长或甚至与单个监控时钟周期一样小。

在一些实施例中，完全数字同步电路使得可以轻松地对阈值编程。

在一些实施例中，可不需要为同步电路采样而对输入时钟的占空比的要求，因为电路直接使用输入时钟边沿触发，而不是电平触发。

进一步地，由于两比较器无缝工作，如果一个停止计数，另一个立即重新开始计数，可保持无缝检测。

因果控制系统使得两个时钟域(in_clk域和mck域)之间的通信变得简单和安全，因为根据实施例的因果控制系统不需在不同的域之间交换握手信号。

采用如实施例图4所示的分频器，实施例也可在输入时钟信号频率快于或等于监控时钟信号的频率的情形下工作。

虽然本发明与引用的特定示例实施例一起被描述，但是本发明并不仅限于于此描述的实施例，而是可以用在后附的权利要求的精神和范围内以修改或者变更的形式被实施。相应的，说明书和附图应被视为说明的意思而非限制的意思。

由上所述，应当注意到本发明特定的实施例在这里以示例为目的被描述，但是在不背离本发明范围的情况下可以做不同的修改。相应地，本发明除了后附的权利要求，并不被限制。

本领域技术人员在实施本发明时可以通过对于附图、公开的内容和权利要求的研究，了解并进行对于公开的实施例的其他改变。在权利要求中，词语“包括”并不排除其他组件或步骤，并且不定冠词“一个”并不排除多个。即使特定的特征记载在不同的从属权利要求中，本发明也涉及具有所有这些特征的实施例。任何在权利要求中的附图标记不应当被解释为限制范围。

不同实施例的特征和方面可以被整合到另外的实施例中，并且本文件所示的实施例可以被实施为不具有示例或者描述的所有特征或者方面。本领域技术人员应理解，虽然本系统和方法的特定的示例和实施例为了示例目的而被描述，在不背离本发明的精神和范围的情况下可以做出不同的修改。此外，一个实施例的特征可以被包含到另一个实施例中，即使这些特征并未在本文件中的一个单一的实施例中被一起描述。相应地，本发明被所附的权利要求所描述。

Claims (22)

1.一种用于时钟信号丢失检测的装置，包括：

第一计数器和第二计数器，其中所述第一计数器和所述第二计数器被配置为交替地对监控时钟信号的周期个数进行计数；

控制单元，被配置为基于输入时钟产生分别启动或禁用所述第一计数器和所述第二计数器的第一计数器使能信号和第二计数器使能信号，其中所述第一计数器使能信号和所述第二计数器使能信号相反；以及

比较单元，连接至所述第一计数器和所述第二计数器，且被配置为如果被所述第一计数器和所述第二计数器之一计数的所述监控时钟信号的周期个数超过预设阈值时，检测出所述输入时钟的丢失错误；

第一D触发器和第二D触发器，其中所述第一D触发器和所述第二D触发器的时钟端都被配置为接收所述输入时钟，且所述控制单元的输出端连接至所述第二D触发器的清零端，且所述控制单元的所述输出端通过第一反相器进一步连接至所述第一D触发器的清零端。

2.如权利要求1所述的装置，进一步包括第三D触发器、第四D触发器、第一或门、第二或门和第二反相器，其中

所述第一D触发器和所述第三D触发器的Q端都连接至所述第一或门的输入端，所述第一或门的输出端连接至所述控制单元；

所述第二D触发器和所述第四D触发器的Q端都连接至所述第二或门的输入端，所述第二或门的输出端连接至所述控制单元；

所述第三D触发器和所述第四D触发器的时钟端被配置为通过所述第二反相器接收所述输入时钟的反相，且所述控制单元的所述输出端连接至所述所述第二D触发器和所述第四D触发器的清零端，且所述控制单元的所述输出端进一步通过所述第一反相器连接至所述第三D触发器的清零端；其中

所有所述第一D触发器、第二D触发器、第三D触发器、第四D触发器的D端都连接至逻辑高。

3.如权利要求2所述的装置，其中所述控制单元包括组合逻辑和第五D触发器，所述组合逻辑的第一端口和第二端口分别连接至所述第一或门的输出和所述第二或门的输出，且所述组合逻辑被配置为分别检测到所述第一或门或所述第二或门的输出的逻辑高时向所述第五D触发器输出不同值，且所述第五D触发器的Q端被配置为输出所述第一计数器使能信号，且所述第五D触发器的非Q端被配置为输出所述第二计数器使能信号。

4.如权利要求1所述的装置，其中所述控制单元被配置为输出所述第一计数器使能信号，且所述控制单元也被配置为通过第三反相器输出所述第二计数器使能信号。

5.如权利要求1所述的装置，进一步包括分频器，被配置为在所述输入时钟被配置为输入至所述控制单元之前将输入时钟除以N。

6.如权利要求1所述的装置，进一步包括第三D触发器、第四D触发器、第一与门、第二与门和第二反相器，其中

所述第一D触发器和所述第三D触发器的Q端都连接至所述第一与门的输入端，所述第一与门的输出端连接至所述控制单元；

所述第二D触发器和所述第四D触发器的Q端连接至所述第二与门的输入端，所述第二与门的输出端连接至所述控制单元；

所述第三D触发器和所述第四D触发器的时钟端被配置为接收所述输入时钟的反相，且所述控制单元的所述输出端连接至所述第四D触发器的清零端，且所述控制单元的所述输出端通过所述第一反相器进一步连接至所述第三D触发器的清零端；其中

所有所述第一D触发器、第二D触发器、第三D触发器、第四D触发器的D端连接至逻辑低。

7.如权利要求1所述的装置，进一步包括第一锁存器、第二锁存器、第三锁存器、第四锁存器、第三与门和第四与门，其中

所述第一锁存器和所述第二锁存器的时钟端被配置为接收所述输入时钟，且所述控制单元的输出端连接至所述第二锁存器的清零端，且所述控制单元的所述输出端通过第一反相器进一步连接至所述第一锁存器的清零端；

所述第一D触发器和第三D触发器的Q端连接至所述第三与门的输入端，所述第三与门的输出端连接至所述控制单元；

所述第二D触发器和第四D触发器的Q端连接至所述第四与门的输入端，所述第四与门的输出端连接至所述控制单元；

所述第三D触发器和所述第四D触发器的时钟端都被配置为接收所述输入时钟的反相，且所述控制单元的所述输出端连接至所述第四D触发器的清零端，且所述控制单元的所述输出端通过所述第一反相器进一步连接至所述第三D触发器的清零端。

8.如权利要求1所述的装置，其中所述预设阈值是可编程的。

9.如权利要求1所述的装置，其中所述比较单元包括第一比较器、第二比较器和第三或门，所述第一比较器连接至所述第一计数器以及所述第一比较器的输出端连接至所述第三或门的第一输入端，所述第二比较器连接至所述第二计数器，且所述第二比较器的输出端连接至所述第三或门的第二输入端，且所述第三或门的输出被配置为如果被所述第一计数器和第二计数器之一计数的所述监控时钟信号的周期个数超过所述预设阈值时，显示所述输入时钟的所述丢失错误。

10.如权利要求3所述的装置，其中所述组合逻辑进一步包括复用器和第一异或门，其中所述组合逻辑的所述第二端口包括所述复用器的第二端口，且所述复用器的所述第二端口还连接至所述第一异或门的第一输入端，所述组合逻辑的所述第一端口包括所述第一异或门的第二输入端，所述复用器的选择端连接至所述第一异或门的输出端，其中所述复用器的第一端口连接至所述第五D触发器的所述Q端。

11.如权利要求3所述的装置，其中所述组合逻辑进一步包括第二异或门、与非门、第四或门和第五与门，其中所述组合逻辑的所述第二端口包括所述第二异或门的第一端口，所述组合逻辑的所述第一端口包括所述第二异或门的第二端口，所述第二异或门的所述第二端口还连接至所述与非门的第一端口，所述第二异或门的所述输出端连接至所述第四或门的第一端口和所述与非门的第二端口，所述第四或门的第二端口连接至所述第五D触发器的所述Q端，所述第四或门和所述与非门的输出都连接至所述第五与门，且所述第五与门的输出连接至所述第五D触发器的Q端。

12.一种用于时钟信号丢失检测的装置中的方法，包括：

分别通过第一计数器和第二计数器交替地对监控时钟信号的周期个数进行计数；

通过控制单元基于输入时钟产生分别启用或禁止所述第一计数器和所述第二计数器的第一计数器使能信号和第二计数器使能信号，其中所述第一计数器使能信号和所述第二计数器使能信号相反；且

如果通过所述第一计数器和所述第二计数器之一对所述监控时钟信号计数的周期个数超过预设阈值，通过比较单元检测到输入时钟的丢失错误；

其中，所述装置进一步包括第一D触发器和第二D触发器，其中所述第一D触发器和所述第二D触发器的时钟端都被配置为接收所述输入时钟，且所述控制单元的输出端连接至所述第二D触发器的清零端，且所述控制单元的所述输出端通过第一反相器进一步连接至所述第一D触发器的清零端。

13.如权利要求12所述的方法，其中所述装置进一步包括第三D触发器、第四D触发器、第一或门、第二或门和第二反相器，其中

所述第一D触发器和所述第三D触发器的Q端都连接至所述第一或门的输入端，所述第一或门的输出端连接至所述控制单元；

所述第三D触发器和所述第四D触发器的时钟端被配置为通过所述第二反相器接收所述输入时钟的反相，且所述控制单元的所述输出端连接至所述第二D触发器和所述第四D触发器的清零端，且所述控制单元的所述输出端进一步通过所述第一反相器连接至所述第三D触发器的清零端；其中

所有所述第一D触发器、第二D触发器、第三D触发器、第四D触发器的D端都连接至逻辑高。

14.如权利要求13所述的方法，其中所述控制单元包括组合逻辑和第五D触发器，所述组合逻辑的第一端口和第二端口分别连接至所述第一或门的输出和所述第二或门的输出，且所述组合逻辑被配置为分别检测到所述第一或门或所述第二或门输出逻辑高时向所述第五D触发器输出不同值，且所述第五D触发器的Q端被配置为输出所述第一计数器使能信号，且所述第五D触发器的非Q端被配置为输出所述第二计数器使能信号。

15.如权利要求12所述的方法，其中所述控制单元被配置为输出所述第一计数器使能信号，且所述控制单元也被配置为通过第三反相器输出所述第二计数器使能信号。

16.如权利要求12所述的方法，进一步包括通过分频器在所述输入时钟被配置为输入至所述控制单元之前将输入时钟除以N。

17.如权利要求12所述的方法，其中所述装置进一步包括第三D触发器、第四D触发器、第一与门、第二与门和第二反相器，其中

所述第三D触发器和所述第四D触发器的时钟端被配置为接收所述输入时钟的反相，且所述控制单元的所述输出端连接至所述第四D触发器的清零端，且所述控制单元的所述输出端通过所述第一反相器进一步连接至所述第三D触发器的清零端；其中所有所述第一D触发器、第二D触发器、第三D触发器、第四D触发器的D端连接至逻辑低。

18.如权利要求12所述的方法，其中所述装置进一步包括第一锁存器、第二锁存器、第三锁存器、第四锁存器、第三与门和第四与门，其中

所述第二D触发器和第四D触发器的Q端连接至所述第四与门的输入端，所述第四与门的输出端连接至所述控制单元。

19.如权利要求12所述的方法，其中所述预设阈值是可编程的。

20.如权利要求12所述的方法，其中所述比较单元包括第一比较器、第二比较器和第三或门，所述第一比较器连接至所述第一计数器以及所述第一比较器的输出端连接至所述第三或门的第一输入端，所述第二比较器连接至所述第二计数器，且所述第二比较器的输出端连接至所述第三或门的第二输入端，且所述第三或门的输出被配置为如果被所述第一和第二计数器之一计数的监控时钟信号的周期个数超过预设阈值时，显示所述输入时钟的所述丢失错误。

21.如权利要求14所述的方法，其中所述组合逻辑进一步包括复用器和第一异或门，其中所述组合逻辑的所述第二端口包括所述复用器的第二端口，且所述复用器的所述第二端口还连接至所述第一异或门的第一输入端，所述组合逻辑的所述第一端口包括所述第一异或门的第二输入端，所述复用器的选择端连接至所述第一异或门的输出端，其中所述复用器的第一端口连接至所述第五D触发器的所述Q端。

22.如权利要求14所述的方法，其中所述组合逻辑进一步包括第二异或门、与非门、第四或门和第五与门，其中所述组合逻辑的所述第二端口包括所述第二异或门的第一端口，所述组合逻辑的所述第一端口包括所述第二异或门的第二端口，所述第二异或门的所述第二端口还连接至所述与非门的第一端口，所述第二异或门的所述输出端连接至所述第四或门的第一端口和所述与非门的第二端口，所述第四或门的第二端口连接至所述第五D触发器的Q端，所述第四或门和所述与非门的输出均连接至所述第五与门，且所述第五与门的输出连接至所述第五D触发器的Q端。