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CN105280492B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供半导体衬底，半导体衬底上形成有第一栅极结构和第二栅极结构；在第一栅极结构两侧第一区域内形成第一凹槽；在第一凹槽内形成第一应力层及其表面的第一凸起应力层，采用原位掺杂工艺使第一凸起应力层内具有第一掺杂离子；在第二栅极结构两侧的第二区域内形成第二凹槽；在第二凹槽内形成第二应力层及其表面的第二凸起应力层，采用原位掺杂工艺使第二凸起应力层内具有第二掺杂离子；在第一凸起应力层和第二凸起应力层表面形成金属层；退火，使金属层与第一凸起应力层和第二凸起应力层反应，形成第一金属半导体化合物层和第二金属半导体化合物层。上述方法可以降低半导体结构的接触电阻。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸不断缩小。随着半导体器件的尺寸缩小，MOS晶体管的接触电阻对于MOS晶体管以及整个半导体芯片的性能影响越来越大。为了提高半导体芯片的性能，需要降低MOS晶体管的接触电阻。而MOS晶体管的接触电阻中，由于源极、漏极的面积较小，与金属插塞之间的接触电阻较大，对MOS晶体管的性能影响较大，使得半导体器件的运行速度大大下降。
自对准硅化物的形成工艺在源极和漏极表面形成金属硅化物可以有效的降低源极、漏极与金属插塞之间的接触电阻。现有技术中自对准硅化物的形成工艺主要是通过蒸发或者溅射工艺在多晶硅表面形成金属层；然后进行退火处理，金属与衬底材料反应生成金属硅化物；然后去除未反应金属层。
随着半导体器件尺寸的进一步缩小，晶体管的接触电阻对半导体器件性能的影响更加显著。由于晶体管的源极、漏极与金属硅化物之间的接触电阻占晶体管的接触电阻的主要部分，所以，需要进一步降低源极、漏极与金属硅化物层之间的接触电阻，以降低晶体管的接触电阻。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，降低晶体管的接触电阻。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底上形成有覆盖部分第一区域的第一栅极结构、覆盖部分第二区域的第二栅极结构；在第一栅极结构两侧的第一区域内形成第一凹槽；在所述第一凹槽内形成第一应力层和位于所述第一应力层表面的第一凸起应力层，采用原位掺杂工艺使第一凸起应力层内具有第一掺杂离子；在所述第二栅极结构两侧的第二区域内形成第二凹槽；在所述第二凹槽内形成第二应力层和位于所述第二应力层表面的第二凸起应力层，采用原位掺杂工艺使所述第二凸起应力层内具有第二掺杂离子；在所述第一凸起应力层和第二凸起应力层表面形成金属层；进行退火处理，使所述金属层与第一凸起应力层和第二凸起应力层发生反应，在第一凸起应力层表面形成第一金属半导体化合物层，在第二凸起应力层表面形成第二金属半导体化合物层。
可选的，所述第一掺杂离子为Al或In。
可选的，所述第二掺杂离子为Al、Se、Sb或Te。
可选的，所述第一掺杂离子的掺杂浓度为1E15cm-3～1E17cm-3，所述第二掺杂离子的掺杂浓度为1E15cm-3～1E17cm-3。
可选的，所述第二掺杂离子的掺杂深度小于第一掺杂离子的掺杂深度。
可选的，形成第一金属半导体化合物层和第二金属半导体化合物层之后，部分第一掺杂离子位于第一金属半导体化合物层内，部分第一掺杂离子位于所述第一金属半导体化合物层下方的第一凸起应力层内；第二掺杂离子完全位于第二金属半导体化合物层内。
可选的，形成所述第一凹槽、第一应力层和第一凸起应力层的方法包括：在形成所述第一凹槽之前，形成覆盖第二区域和第一栅极结构的第一掩膜层；然后以所述第一掩膜层为掩膜，刻蚀第一栅极结构两侧的第一区域，形成所述第一凹槽；采用选择性沉积工艺形成填充满第一凹槽的第一应力层；采用选择性沉积工艺在第一应力层表面形成第一凸起应力层，并且在沉积过程中通入具有第一掺杂离子的掺杂气体，使第一凸起应力层内掺杂有第一掺杂离子。
可选的，所述第一凹槽的形成方法包括：对第一栅极结构两侧的第一区域进行干法刻蚀，形成开口之后，沿所述开口进行各向异性湿法刻蚀，形成第一凹槽，所述第一凹槽具有Σ形侧壁。
可选的，所述第一应力层和第一凸起应力层的材料为SiGe。
可选的，形成所述第二凹槽、第二应力层和第二凸起应力层的方法包括：在形成所述第二凹槽之前，形成覆盖第一区域和第二栅极结构的第二掩膜层；然后以所述第二掩膜层为掩膜，刻蚀第二栅极结构两侧的第二区域，形成所述第二凹槽；采用选择性沉积工艺形成填充满第二凹槽的第二应力层；采用选择性沉积工艺在第二应力层表面形成第二凸起应力层，并且在沉积过程中通入具有第二掺杂离子的掺杂气体，使第二凸起应力层内掺杂有第二掺杂离子。
可选的，采用干法刻蚀工艺刻蚀第二栅极结构两侧的第二区域，形成所述第二凹槽。
可选的，所述第二掺杂离子的掺杂深度小于第二凸起应力层的厚度。
可选的，采用选择性外延工艺形成部分厚度的第二凸起应力层之后，再通入具有第二掺杂离子的掺杂气体，使第二凸起应力层内掺杂第二掺杂离子。
可选的，所述第二应力层和第二凸起应力层的材料为SiC或Si。
可选的，在形成所述第一凹槽和第二凹槽之前，对所述第一栅极结构两侧的第一区域进行轻第一掺杂离子注入和第一口袋离子注入；对所述第二栅极结构两侧的第二区域进行第二轻掺杂离子注入和第二口袋离子注入。
可选的，所述第一应力层和第一凸起应力层内还具有P型掺杂离子。
可选的，所述第二应力层和第二凸起应力层内还具有N型掺杂离子。
可选的，所述金属层的材料为Ti、Al、La、Zn或Ni。
可选的，所述退火处理的退火温度为250℃～800℃，退火时间为30s～90s。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域上形成有第一栅极结构，第二区域上形成有第二栅极结构；在第一栅极结构两侧的第一区域内形成第一凹槽，并且在第一凹槽内形成第一应力层，在第一应力层表面形成第一凸起应力层，且通过原位掺杂工艺使第一凸起应力层内掺杂第一掺杂离子；在第二栅极结构两侧的第二区域内形成第二凹槽，并且在第二凹槽内形成第二应力层，在第二应力层表面形成第二凸起应力层，且通过原位掺杂工艺使第二凸起应力层内掺杂第二掺杂离子；然后在所述第一凸起应力层和第二凸起应力层表面分别形成第一金属半导体化合物层和第二金属半导体化合物层。由于所述第一掺杂离子能够降低第一金属半导体化合物层与第一凸起应力层之间的肖特基势垒，所述第二掺杂离子能够降低第二金属半导体化合物层与第二凸起应力层之间的肖特基势垒，所以，上述方法可以降低第一凸起应力层与第一金属半导体化合物层之间的接触电阻、以及第二凸起应力层与第二金属半导体化合物层之间的接触电阻，提高所述半导体结构的性能。并且，本发明的技术方案采用原位掺杂工艺在所述第一凸起应力层内掺杂第一掺杂离子，在第二凸起应力层内掺杂第二掺杂离子，可以避免对第一凸起应力层和第二凸起应力层内造成晶格损伤，从而可以提高形成的第一凸起应力层与第一金属半导体化合物之间的界面质量，以及第二凸起应力层与第二金属半导体化合物之间的界面质量，进一步降低第一凸起应力层与第一金属半导体化合物层之间的接触电阻，以及第二凸起应力层与第二金属半导体化合物层之间的接触电阻，且不需要增加额外的掩膜，可以节约工艺成本。
进一步，形成第一金属半导体化合物层和第二金属半导体化合物层之后，部分第一掺杂离子位于第一金属半导体化合物层内，部分第一掺杂离子位于所述第一金属半导体化合物层下方的第一凸起应力层内，所述第一掺杂离子为Al或In，可以增加第一凸起应力层和第一应力层内的受主浓度，在第一凸起应力层表面形成势阱，所述第一金属半导体化合物层内的电子向所述第一凸起应力层内迁移，使得第一凸起应力层一侧电子聚集，第一金属半导体化合物层一侧空穴增加，在第一金属半导体化合物层与第一凸起应力层界面上产生较强的电场，使得两者之间的肖特基势垒宽度下降，使得第一凸起应力层内的载流子容易隧穿进入所述第一金属化合物半导体层内，降低所述第一金属半导体化合物层与第一凸起应力层之间的肖特基势垒，从而降低第一凸起应力层与第一金属半导体化合物层之间的接触电阻。
进一步，所述第二掺杂离子完全位于所述第二金属半导体化合物层内，所述第二掺杂离子为Al、Se、Sb或Te，所述第二掺杂离子能够降低所述第二金属半导体化合物层的功函数，从而降低所述第二金属半导体化合物层与第二凸起应力层之间的功函数差，进而降低第二金属半导体化合物层与第二凸起应力层之间的肖特基势垒，从而降低第二金属半导体化合物层与第二凸起应力层之间的接触电阻。
附图说明
图1至图12是本发明的实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的晶体管的接触电阻需要进一步降低，由于晶体管的源极、漏极与金属硅化物层之间的接触电阻占晶体管的接触电阻的主要部分，所以，可以通过进一步降低源漏极与金属硅化物层之间的接触电阻来降低晶体管的接触电阻。
研究发现，源极、漏极与金属硅化物层之间的接触电阻，主要由源极、漏极与金属硅化物层的肖特基势垒决定，可以通过降低金属硅化物层与源极、漏极之间的肖特基势垒，来降低金属硅化物层与源漏极之间的接触电阻。
本发明的实施例中，在NMOS晶体管和PMOS晶体管的源极和漏极表面形成金属半导体化合物层之前，在PMOS晶体管的源极、漏极内掺杂第一掺杂离子，在在NMOS晶体管的源极、漏极内掺杂第二掺杂离子，再在所述NMOS晶体管和PMOS晶体管的源极和漏极表面形成金属半导体化合物层，通过所述第一掺杂离子，降低第一金属半导体化合物层与PMOS晶体管的源极和漏极之间的肖特基势垒；通过第二掺杂离子，降低第二金属半导体化合物层与NMOS晶体管的源极和漏极之间的肖特基势垒，从而降低PMOS晶体管和NMOS晶体管的接触电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料，也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为单晶硅衬底。
本实施例中，所述半导体衬底100包括第一区域I和第二区域II，所述半导体衬底100内还形成有位于所述第一区域I和第二区域II之间的浅沟槽隔离结构101，所述第一区域I和第二区域II之间通过浅沟槽隔离结构101隔离。后续分别在第一区域I和第二区域II上各形成一个晶体管。在本发明的其他实施例中，所述半导体衬底100也可以包括一个或多个区域。
本实施例中，后续在所述第一区域I上形成P型场效应晶体管，在第二区域II上形成N型场效应晶体管。
请参考图2，形成覆盖部分第一区域I的第一栅极结构110和覆盖部分第二区域II的第二栅极结构120。
本实施例中，所述第一栅极结构110包括位于半导体衬底100表面的第一栅介质层111、位于所述第一栅介质层111表面的第一栅极112；所述第二栅极结构120包括位于半导体衬底100表面的第二栅介质层121、位于所述第二栅介质层121表面的第二栅极122。所述第一栅极112和第二栅极122的材料相同，可以是多晶硅，也可以是铝、钨、钛、氮化钛、钽或碳化钽等栅极金属材料，所述第一栅介质层111和第二栅介质层121的材料可以是氧化硅，也可以是氧化铪、氧化锆、氧化铝、硅氧化铪或硅氧化锆等高K介质材料。所述第一栅极结构110作为第一区域I上待形成的晶体管的栅极结构，所述第二栅极结构120作为第二区域II上待形成的晶体管的栅极结构。本实施例中，所述第一栅介质层111和第二栅介质层121的材料为氧化硅，所述第一栅极112和第二栅极122的材料为多晶硅。
本发明的其他实施例中，所述第一栅极结构110和第二栅极结构120为伪栅结构。所述第一区域I上形成的第一栅极结构110包括位于半导体衬底100表面的第一伪栅介质层111和位于所述第一伪栅介质层111表面的第一伪栅极112，所述第二区域II上形成的第二栅极结构120包括位于半导体衬底100表面的第二伪栅介质层121和位于所述第二伪栅介质层121表面的第二伪栅极122。所述第一伪栅介质层111和第二伪栅介质层121的材料为氧化硅，所述第一伪栅极112和第二伪栅极122的材料为多晶硅，后续采用后栅工艺，形成金属栅极结构以取代所述第一栅极结构110和第二栅极结构120。
在本发明的其他实施例中，本实施例中，以在第一区域I和第二区域II上分别形成一个晶体管为示例，所以，第一区域I上仅形成一个第一栅极结构110，第二区域II上仅形成一个第二栅极结构120。在本发明的其他实施例中，可以在第一区域I上形成一个以上的第一栅极结构，在第二区域II上形成一个以上的第二栅极结构。所述第一区域I和第二区域II与半导体衬底100上的其他有源区(图中未示出)之间也通过浅沟槽隔离结构隔离。
形成所述第一栅极结构110和第二栅极结构120的方法包括：在所述半导体衬底100和浅沟槽隔离结构101表面依次形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层；刻蚀所述栅极材料层和栅介质材料层，形成位于第一区域I的第一栅极结构110和第二区域II上的第二栅极结构120。
在本发明的其他实施例中，也可以在形成所述第一栅极结构110和第二栅极结构120之后，对所述半导体衬底100、第一栅极结构110和第二栅极结构120表面进行氧化处理，形成修复层，用于修复所述第一栅极结构110、第二栅极结构120和半导体衬底100表面的损伤。
在本发明的其他实施例中，也可以在形成所述第一栅极结构110和第二栅极结构120之后，在所述第一栅极结构110和第二栅极结构120侧壁表面形成侧墙，以在后续工艺步骤中保护所述第一栅极结构110和第二栅极结构120。
请参考图3，对所述第一栅极结构110两侧的第一区域I进行第一轻掺杂离子注入，形成第一轻掺杂区201；对所述第二栅极结构120两侧的第二区域II进行第二轻掺杂离子注入，形成第二轻掺杂区202。
本实施例中，所述第一区域I上待形成的为P型场效应晶体管，所述第一轻掺杂离子注入的掺杂离子为P型掺杂离子，例如B、In等；所述第二区域II上待形成的为N型场效应晶体管，所述第一轻掺杂离子注入的掺杂离子为N型掺杂离子，例如As或P等。
在本发明的其他实施例中，也可以在进行所述第一轻掺杂离子注入和第二轻掺杂离子注入之后，对所述第一栅极结构110两侧的第一区域I进行第一口袋离子注入，对所述第二栅极结构120两侧的第二区域II进行第二口袋离子注入，所述第一口袋离子注入与第二口袋离子注入的注入深度大于第一轻掺杂离子注入和第二轻掺杂离子注入的注入深度，并且所述第一口袋离子注入的掺杂离子类型与第一轻掺杂离子注入的类型相反，所述第二口袋离子注入的掺杂离子类型与第二轻掺杂离子注入的类型相反，使得所述第一轻掺杂区201和第二轻掺杂区202在靠近栅极结构下方的耗尽区变窄，可以缓解形成的晶体管的短沟道效应。在进行所述第一轻掺杂离子注入、第二轻掺杂离子注入、第一口袋离子注入、第二口袋离子注入之后，可以进行退火，激活注入离子。
在本发明的其他实施例中，也可以在后续制程中的退火工艺中一起激活上述注入离子，以节约热预算。
请参考图4，在第一栅极结构110两侧的第一区域I内形成第一凹槽401。
形成覆盖第二区域II和第一栅极结构110的第一掩膜层301；然后以所述第一掩膜层301为掩膜，刻蚀第一栅极结构110两侧的第一区域I，形成所述第一凹槽401。
本实施例中，所述半导体衬底100的晶面为(100)，所述凹槽401的侧壁剖面形状为Σ形。所述凹槽401的形成工艺包括：先采用干法刻蚀工艺在第一栅极结构110两侧的半导体衬底100的第一区域I内形成U形的开口；然后采用湿法刻蚀工艺沿所述开口进行刻蚀，例如采用TMAH(四甲基氢氧化铵)溶液或NaOH溶液进行湿法刻蚀，由于TMAH溶液沿(100)和(110)晶面的刻蚀速度大于沿(111)晶面的刻蚀速度，所以可以形成侧壁为Σ形的第一凹槽401。本发明的其他实施例中，也可以仅采用干法刻蚀或者湿法刻蚀形成所述第一凹槽401。
在本发明的其他实施例中，也可以采用其他晶面的半导体衬底，形成剖面形状为U形或V形的第一凹槽401。与侧壁为U形或V形的第一凹槽相比，所述侧壁为Σ形的第一凹槽401的侧壁面积更大，与晶体管的沟道区域距离更近，后续在所述侧壁为Σ形的第一凹槽401内形成的第一应力层作为源极和漏极，对晶体管的沟道区域施加的应力作用更大，更有利于提高晶体管的沟道区域的载流子的迁移率。
请参考图5，在所述第一凹槽401(请参考图4)内形成第一应力层410。
采用选择性沉积工艺在第一凹槽401内形成第一应力层410。
本实施例中，所述第一区域I用于形成P型场效应晶体管，所述第一应力层410的材料为SiGe，所述第一应力层410可以对第一栅极结构110下方的沟道区域施加压应力，从而提高所述沟道区域内的空穴的迁移率，从而提高P型场效应晶体管的性能。本实施例中，形成所述第一应力层410的选择型外延工艺采用硅源气体和锗源气体反应形成SiGe，硅源气体是SiH4或SiH2Cl2，锗源气体是GeH4，还包括HCl气体以及H2，其中硅源气体、锗源气体、HCl的流量均为10sccm～1000sccm，H2的流量是0.1slm～50slm。
本实施例中，采用上述选择性外延工艺形成所述第一应力层410之后，对所述第一应力层410进行P型重掺杂离子注入，使所述第一应力层410内具有P型掺杂离子，使所述第一应力层410可以作为晶体管的源漏极。
在本发明的其他实施例中，在进行所述选择性外延工艺形成第一应力层410的过程中，还可以通入具有P型掺杂离子的气体，采用原位掺杂工艺，使形成的第一应力层410内掺杂有P型掺杂离子，所述P型掺杂离子可以是B或Ga等。采用原位掺杂工艺，可以避免对第一应力层410的表面造成损伤。
本实施例中，上述第一应力层410填充满所述第一凹槽401且所述第一应力层410的表面与半导体衬底100的表面齐平时，停止上述选择性外延工艺。在本发明的其他实施例中，所述第一应力层410的表面也可以略高于或略低于半导体衬底100的表面。
后续再在所述第一应力层410表面形成第一凸起应力层，使所述第一凸起应力层的表面高于半导体衬底100的表面，然后再在所述第一凸起应力层表面形成第一金属半导体化合物层，可以提高所述第一金属半导体化合物层与晶体管的沟道区域之间的距离，避免第一金属半导体化合物层对晶体管的沟道区域施加应力，对晶体管的性能造成不良的影响。
请参考图6，在所述第一应力层410表面形成第一凸起应力层411，采用原位掺杂工艺使第一凸起应力层411内具有第一掺杂离子。
本实施例中，采用与形成第一应力层410相同的选择性沉积工艺在所述第一应力层410表面形成第一凸起应力层411，并且在沉积过程中通入具有第一掺杂离子的掺杂气体，采用原位掺杂工艺使第一凸起应力层411内掺杂有第一掺杂离子。采用上述原位掺杂工艺在第一凸起应力层411内掺杂第一掺杂离子，可以避免对第一凸起应力层411内造成晶格损伤，提高所述第一凸起应力层411与后续形成的第一金属半导体化合物层之间的界面质量，有利于降低第一金属半导体化合物层与所述第一凸起应力层411之前的接触电阻，并且与离子注入工艺相比，不需要增加额外的掩膜，可以节约工艺成本。
所述第一凸起应力层411的材料与第一应力层410的材料相同，均为SiGe。后续在第一凸起应力层411表面形成第一金属半导体化合物层时，所述第一凸起应力层411的厚度足够与金属层发生反应形成第一金属半导体化合物层，从而避免金属层与第一凸起应力层411下方的第一应力层410发生反应，使形成的第一金属化合物半导体层与第一栅极结构110下方的沟道区域之间具有一定的距离。
所述第一凸起应力层411内还可以掺杂有P型掺杂离子，可以在形成所述第一凸起应力层411时，在反应腔内通入具有P型掺杂离子的气体，使第一凸起应力层411内具有P型掺杂离子。
所述第一掺杂离子为Al或In，所述具有第一掺杂离子的掺杂气体可以是AlCl3、InCl3或AlH3等含Al或In的气体。
本实施例中，在开始沉积第一凸起应力层411过程中就通入具有第一掺杂离子的掺杂气体，使得所述第一掺杂离子在第一凸起应力层411内均匀分布，所述具有第一掺杂离子的掺杂气体的流量为50sccm～200sccm，使所述第一凸起应力层411内的第一掺杂离子具有足够的浓度，能够降低所述第一凸起应力层411与后续形成的第一金属半导体化合物层之间的肖特基势垒。本实施例中，所述第一掺杂离子的掺杂浓度为1E15cm-3～1E17cm-3。
在本发明的其他实施例中，当第一凸起应力层411厚度增长到一定厚度时，停止通入含有第一掺杂离子的掺杂气体，然后继续沉积所述第一凸起应力层411，使得仅在所述第一凸起应力层411靠近第一应力层410的界面附近掺杂有所述第一掺杂离子，所述具有第一掺杂离子的掺杂区的厚度可以是第一凸起应力层411总厚度的1/4～3/4。
请参考图7，在所述第二栅极结构120两侧的第二区域II内形成第二凹槽402。
具体的，形成所述第二凹槽402的方法包括：去除所述第一掩膜层301(请参考图6)，形成覆盖第一区域I和第二栅极结构120的第二掩膜层302；然后以所述第二掩膜层302为掩膜，刻蚀第二栅极结构120两侧的第二区域II，形成所述第二凹槽402。
可以采用干法刻蚀工艺刻蚀第二栅极结构120两侧的第二区域II，形成具有垂直侧壁的第二凹槽402。由于本实施例中，第一区域II用于形成N型场效应晶体管，所述N型场效应晶体管的载流子为电子，由于电子在半导体衬底100内的迁移率大于空穴的迁移率，所以，所述第二凹槽402的侧壁垂直时，在所述第二凹槽402内形成第二应力层施加的应力小于第一应力层410对第一区域I上的沟道区域施加的应力，最终使第一区域I和第二区域II上的载流子迁移率接近。
在本发明的其他实施例中，也可以采用形成第一凹槽401(请参考图4)的方法，在第二栅极结构120两侧的第二区域II内形成侧壁为Σ形的第二凹槽402。
请参考图8，在所述第二凹槽402(请参考图7)内形成第二应力层420。
采用选择性沉积工艺在第二凹槽402内形成第二应力层420。
本实施例中，所述第二区域II用于形成N型场效应晶体管，所述第一应力层420的材料为SiC或Si，当所述第二应力层420材料为SiC时，所述第二应力层420可以对第二栅极结构120下方的沟道区域施加张应力，从而提高所述沟道区域内的电子的迁移率，从而提高N型场效应晶体管的性能。
本实施例中，所述第二应力层420的材料为SiC，形成所述第二应力层420的选择型外延工艺采用硅源气体和碳源气体反应形成SiC，硅源气体是SiH4或SiH2Cl2，碳源气体是CH4，还包括HCl气体以及H2，其中硅源气体、碳源气体、HCl的流量均为10sccm～1000sccm，H2的流量是0.1slm～50slm。
本实施例中，采用上述选择性外延工艺形成所述第二应力层420之后，对所述第二应力层420进行N型重掺杂离子注入，使所述第二应力层420内具有N型掺杂离子，使所述第二应力层420可以作为晶体管的源漏极。
在本发明的其他实施例中，在进行所述选择性外延工艺形成第二应力层420的过程中，还可以通入具有N型掺杂离子的气体，采用原位掺杂工艺，使形成的第二应力层420内掺杂有N型掺杂离子，所述N型掺杂离子可以是P或As等。采用原位掺杂工艺进行N型离子掺杂，可以避免对第二应力层420的表面造成损伤。
本实施例中，上述第二应力层420填充满所述第二凹槽402且当所述第二应力层420的表面与半导体衬底100的表面齐平时，停止上述选择性外延工艺。在本发明的其他实施例中，所述第二应力层420的表面也可以略高于或略低于半导体衬底100的表面。
后续再在所述第二应力层420表面形成第二凸起应力层，使所述第二凸起应力层的表面高于半导体衬底100的表面，然后再在所述第二凸起应力层表面形成第二金属半导体化合物层，可以提高所述第二金属半导体化合物层与晶体管的沟道区域之间的距离，避免第二金属半导体化合物层对晶体管的沟道区域施加应力，对晶体管的性能造成不良的影响。
请参考图9，在所述第二应力层420表面形成第二凸起应力层422，采用原位掺杂工艺使所述第二凸起应力层422内具有第二掺杂离子。
本实施例中，采用与形成第二应力层420相同的选择性沉积工艺在所述第二应力层420表面形成第二凸起应力层422，并且在沉积过程中通入具有第二掺杂离子的掺杂气体，采用原位掺杂工艺使第二凸起应力层422内掺杂有第二掺杂离子。采用上述原位掺杂工艺在第二凸起应力层422内掺杂第二掺杂离子，可以避免对第二凸起应力层422内造成晶格损伤，提高所述第二凸起应力层422与后续形成的第二金属半导体化合物层之间的界面质量，有利于降低第二金属半导体化合物层与所述第二凸起应力层422之前的接触电阻。并且与离子注入工艺相比，不需要增加额外的掩膜，可以节约工艺成本。
所述第二凸起应力层422的材料与第二应力层420的材料相同，本实施例中，所述第二凸起应力层422的材料与第二应力层420的材料均为SiC。后续在第二凸起应力层422表面形成第二金属半导体化合物层时，所述第二凸起应力层422的厚度足够与金属层发生反应形成第二金属半导体化合物层，从而避免金属层与第二凸起应力层422下方的第二应力层420发生反应，使形成的第二金属化合物半导体层与第二栅极结构120下方的沟道区域之间具有一定的距离。
所述第二凸起应力层422内还可以掺杂有N型掺杂离子，可以在形成所述第二应力层411时，在反应腔内通入具有N型掺杂离子的气体，使形成的第二凸起应力层422内具有P型掺杂离子。
所述第二掺杂离子为Al、Se、Sb或Te，所述具有第二掺杂离子的掺杂气体可以是AlCl3、SeCl3、SbCl2或Te Cl2等气体。
本实施例中，在沉积所述第二凸起应力层422至一定厚度时，通入含有第二掺杂离子的掺杂气体，使得所述第二掺杂离子的掺杂深度小于最终形成的第二凸起应力层422的总厚度，在所述第二凸起应力层422内形成第二离子掺杂区域422a。并且，所述第二掺杂离子的掺杂深度还小于第一区域I上的第一掺杂离子的掺杂深度，所述第二掺杂离子可以位于第二凸起应力层422的表面至1/2厚度处，所述第二掺杂离子的掺杂深度较小，后续在形成第二金属半导体化合物层的过程中，掺杂有第二掺杂离子的部分第二凸起应力层422与金属层反应，使第二掺杂离子均位于所述第二金属半导体化合物层内，有效降低所述第二金属半导体化合物层的功函数，降低所述第二金属半导体化合物层与第二凸起应力层422之间的肖特基势垒，从而降低所述第二金属半导体化合物层与第二凸起应力层422之间的接触电阻。
所述具有第二掺杂离子的掺杂气体的流量为50sccm～200sccm，使所述第二凸起应力层422内的第二掺杂离子具有足够的浓度，能够降低所述第二凸起应力层422与后续形成的第二金属半导体化合物层之间的肖特基势垒。本实施例中，具有所述第二掺杂离子的掺杂区域内的第二掺杂离子的掺杂浓度为1E15cm-3～1E17cm-3。
请参考图10，在所述第一凸起应力层411和第二凸起应力层422表面形成金属层500。
在形成所述金属层500之前，去除第一凸起应力层411表面的第二掩膜层302(如图9所示)，暴露出第一区域I上的第一凸起应力层411的表面。然后再在所述第一凸起应力层411表面、第二凸起应力层422表面形成所述金属层500，所述金属层500还覆盖半导体衬底100上的其他区域。
所述金属层500可以采用溅射工艺、蒸镀、原子层沉积工艺或化学气相沉积工艺形成，所述金属层500的材料为Ti、Al、La、Zn或Ni，所述金属层500的厚度可以为0.5nm～2nm，能够提供足够的金属材料，以确保能够形成足够厚度的第一金属半导体化合物层和第二金属半导体化合物层。
所述金属层500与第一栅极结构110和第二栅极结构120之间还具有第二掩膜层302，所述第二掩膜层302在后续退火工艺中能够隔离所述金属层500和第一栅极结构110、第二栅极结构120，避免金属层500与第一栅极112、第二栅极122发生反应。
请参考图11，进行退火处理，使所述金属层500与第一凸起应力层411和第二凸起应力层422发生反应，在第一凸起应力层411表面形成第一金属半导体化合物层501，在第二凸起应力层422表面形成第二金属半导体化合物层502。
所述退火处理的退火温度为250℃～800℃，退火时间为30s～90s。所述退火处理在真空或者惰性气体氛围下进行，可以采用炉管退火、快速退火、尖峰退火等工艺进行上述退火处理。在上述温度下，金属层500与第一凸起应力层411和第二凸起应力层412发生反应，形成第一金属半导体化合物层501和第二金属半导体化合物层502。本实施例中，所述金属层500内的原子优先第一凸起应力层411和第二凸起应力层412内的Si形成化学键，形成金属硅化物。本实施例中，所述金属层500的材料为镍，所述第一金属半导体化合物层501和第二金属半导体化合物层502的材料为镍化硅。
本实施例中，所述金属层500仅与部分厚度的第一凸起应力层411、第二凸起应力层422发生反应，且参与反应的第一凸起应力层411、第二凸起应力层422的厚度大于第二凸起应力层422内的第二掺杂离子掺杂区422a(请参考图10)的厚度。
由于所述第一凸起应力层411内具有第一掺杂离子，所述金属层500与第一凸起应力层411反应后，形成的第一金属半导体化合物层501内也具有第一掺杂离子。并且，由于第一凸起应力层411位于第一应力层410表面，且所述第一掺杂离子与第一应力层410接近，在退火过程中，部分第一掺杂离子还扩散进入第一应力层410内，使得在第一金属半导体化合物层501以及第一凸起应力层411内均具有所述第一掺杂离子。所述第一掺杂离子为Al或In，为III族元素，所述第一掺杂离子可以提高第一凸起应力层411和第一应力层410内的受主浓度，在第一凸起应力层411表面形成势阱，所述第一金属半导体化合物层501内的电子向所述第一凸起应力层411内迁移，使得第一凸起应力层411一侧电子聚集，第一金属半导体化合物层501一侧空穴增加，在第一金属半导体化合物层501与第一凸起应力层411界面上产生较强的电场，使得两者之间的肖特基势垒宽度下降，使得第一凸起应力层411内的载流子容易隧穿进入所述第一金属化合物半导体层501内，降低所述第一金属半导体化合物层501与第一凸起应力层411之间的肖特基势垒，从而降低第一凸起应力层411与第一金属半导体化合物层502之间的接触电阻。
在本发明的其他实施例中，也可以是所述第一凸起应力层411完全与金属层500发生反应，形成第一金属半导体化合物层502，此时，部分第一凸起应力层411内的第一掺杂离子扩散进入第一应力层410内，使得所述第一金属半导体化合物层502和第一应力层410内具有第一掺杂离子，可以降低第一应力层410与第一金属半导体化合物层502之间的肖特基势垒，从而降低第一应力层410与第一金属半导体化合物层502之间的接触电阻。
在形成第二金属半导体化合物层502时，由于参与反应的第二凸起应力层422的厚度大于第二凸起应力层422内的第二掺杂离子掺杂区422a(请参考图10)的厚度，使所述第二掺杂离子位于形成的第二金属半导体化合物层502内，形成具有第二掺杂离子掺杂的第二金属半导体化合物层502。并且，本实施例中，所述第一应力层420和第一凸起应力层422的材料为SiC，所述碳离子能够阻挡第二掺杂离子的扩散，使得在退火形成第二金属半导体化合物层502的过程中，所述第二掺杂离子不会向外扩散，在形成所述第二金属半导体化合物层502之后，所述第二掺杂离子最后完全位于所述第二金属半导体化合物层502内。所述第二掺杂离子为Al、Se、Sb或Te，所述第二掺杂离子能够降低所述第二金属半导体化合物层502的功函数，从而降低所述第二金属半导体化合物层502与第二凸起应力层422之间的功函数差，进而降低第二金属半导体化合物层502与第二凸起应力层422之间的肖特基势垒，从而降低第二金属半导体化合物层502与第二凸起应力层422之间的接触电阻。
请参考图12，去除未反应的金属层500(请参考图11)。
采用湿法刻蚀工艺去除剩余的金属层500，所述湿法刻蚀工艺采用的刻蚀溶液可以是包括磷酸、硝酸、乙酸的混合水溶液。在本发明的其他实施例中，可以根据金属层500的具体材料，选择合适的湿法刻蚀溶液。所述湿法刻蚀溶液对金属层500具有较高的刻蚀选择性，并且在腐蚀所述金属材料层500的过程中，能够不对第一金属半导体化合物层501和第二金属半导体化合物层502造成损伤。
本发明的实施例中，通过原位掺杂工艺使第一凸起应力层内掺杂第一掺杂离子，使第二凸起应力层内掺杂第二掺杂离子；然后在所述第一凸起应力层和第二凸起应力层表面分别形成第一金属半导体化合物层和第二金属半导体化合物层。由于所述第一掺杂离子能够降低第一金属半导体化合物层与第一凸起应力层之间的肖特基势垒，所述第二掺杂离子能够降低第二金属半导体化合物层与第二凸起应力层之间的肖特基势垒，所以，上述方法可以降低第一凸起应力层与第一金属半导体化合物层之间的接触电阻，以及第二凸起应力层与第二金属半导体化合物层之间的接触电阻，提高所述半导体结构的性能。并且，本实施例中，采用原位掺杂工艺在所述第一凸起应力层内掺杂第一掺杂离子，在第二凸起应力层内掺杂第二掺杂离子，可以避免对第一凸起应力层和第二凸起应力层内造成晶格损伤，从而可以提高形成的第一凸起应力层与第一金属半导体化合物之间的界面质量，以及第二凸起应力层与第二金属半导体化合物之间的界面质量，进一步降低第一凸起应力层与第一金属半导体化合物层之间的接触电阻，以及第二凸起应力层与第二金属半导体化合物层之间的接触电阻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底上形成有覆盖部分第一区域的第一栅极结构、覆盖部分第二区域的第二栅极结构，所述第一区域用于形成P型场效应晶体管，所述第二区域用于形成N型场效应晶体管；
在第一栅极结构两侧的第一区域内形成第一凹槽；
在所述第一凹槽内形成第一应力层和位于所述第一应力层表面的第一凸起应力层，采用原位掺杂工艺使第一凸起应力层内具有第一掺杂离子，所述第一掺杂离子为Al或In；
在所述第二栅极结构两侧的第二区域内形成第二凹槽；
在所述第二凹槽内形成第二应力层和位于所述第二应力层表面的第二凸起应力层，采用原位掺杂工艺使所述第二凸起应力层内具有第二掺杂离子，所述第二掺杂离子为Al、Se、Sb或Te；
在所述第一凸起应力层和第二凸起应力层表面形成金属层；
进行退火处理，使所述金属层与第一凸起应力层和第二凸起应力层发生反应，在第一凸起应力层表面形成第一金属半导体化合物层，在第二凸起应力层表面形成第二金属半导体化合物层；
其中，形成第一金属半导体化合物层和第二金属半导体化合物层之后，部分第一掺杂离子位于第一金属半导体化合物层内，部分第一掺杂离子位于所述第一金属半导体化合物层下方的第一凸起应力层内；第二掺杂离子完全位于第二金属半导体化合物层内。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子的掺杂浓度为1E15cm-3～1E17cm-3，所述第二掺杂离子的掺杂浓度为1E15cm-3～1E17cm-3。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第二掺杂离子的掺杂深度小于第一掺杂离子的掺杂深度。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽、第一应力层和第一凸起应力层的方法包括：在形成所述第一凹槽之前，形成覆盖第二区域和第一栅极结构的第一掩膜层；然后以所述第一掩膜层为掩膜，刻蚀第一栅极结构两侧的第一区域，形成所述第一凹槽；采用选择性沉积工艺形成填充满第一凹槽的第一应力层；采用选择性沉积工艺在第一应力层表面形成第一凸起应力层，并且在沉积过程中通入具有第一掺杂离子的掺杂气体，使第一凸起应力层内掺杂有第一掺杂离子。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述第一凹槽的形成方法包括：对第一栅极结构两侧的第一区域进行干法刻蚀，形成开口之后，沿所述开口进行各向异性湿法刻蚀，形成第一凹槽，所述第一凹槽具有Σ形侧壁。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层和第一凸起应力层的材料为SiGe。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽、第二应力层和第二凸起应力层的方法包括：在形成所述第二凹槽之前，形成覆盖第一区域和第二栅极结构的第二掩膜层；然后以所述第二掩膜层为掩膜，刻蚀第二栅极结构两侧的第二区域，形成所述第二凹槽；采用选择性沉积工艺形成填充满第二凹槽的第二应力层；采用选择性沉积工艺在第二应力层表面形成第二凸起应力层，并且在沉积过程中通入具有第二掺杂离子的掺杂气体，使第二凸起应力层内掺杂有第二掺杂离子。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀第二栅极结构两侧的第二区域，形成所述第二凹槽。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第二掺杂离子的掺杂深度小于第二凸起应力层的厚度。
10.根据权利要求7所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成部分厚度的第二凸起应力层之后，再通入具有第二掺杂离子的掺杂气体，使第二凸起应力层内掺杂第二掺杂离子。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二应力层和第二凸起应力层的材料为SiC或Si。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一凹槽和第二凹槽之前，对所述第一栅极结构两侧的第一区域进行第一轻掺杂离子注入和第一口袋离子注入；对所述第二栅极结构两侧的第二区域进行第二轻掺杂离子注入和第二口袋离子注入。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层和第一凸起应力层内还具有P型掺杂离子。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二应力层和第二凸起应力层内还具有N型掺杂离子。
15.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述金属层的材料为Ti、Al、La、Zn或Ni。
16.根据权利要求15所述的半导体结构的形成方法，其特征在于，所述退火处理的退火温度为250℃～800℃，退火时间为30s～90s。
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