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CN105097793B - 一种集成电路的设计方法和集成电路 - Google Patents

一种集成电路的设计方法和集成电路 Download PDF

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Abstract

本发明提供一种集成电路的设计方法和集成电路，涉及集成电路技术领域。该设计方法包括：步骤A：改变集成电路中相邻并相距一定距离的第一晶体管与第二晶体管的位置，使所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠，并在边缘栅极重叠的位置形成包括中间栅极的第三晶体管；步骤B：通过将所述中间栅极连接到预定电压关闭所述第三晶体管，以隔离所述第一晶体管与所述第二晶体管。该设计方法可以提高集成电路的器件密度，降低成本。本发明的集成电路，根据该设计方法设计的版图制得，因而具有器件密度高、成本低的优点。

Description

一种集成电路的设计方法和集成电路
技术领域
本发明涉及集成电路技术领域，具体而言涉及一种集成电路的设计方法和集成电路。
背景技术
在集成电路技术领域中，减小芯片面积一直是业界追求的目标。对于先进技术，尤其对于32nm及以下工艺节点制程而言，降低芯片的设计面积是节省成本的关键因素。
在集成电路设计中，如果两个晶体管的源极或漏极没有连接在一起，则这两个晶体管在空间上应当被分开设置(即，二者之间需保留一定的距离)，如图1所示。在图1所示的集成电路的版图中，包括第一晶体管1与第二晶体管2，第一晶体管1包括鳍型结构1001、栅极1002、有源区1003、边缘栅极(edge gate)10021，第二晶体管2包括鳍型结构2001、栅极2002、有源区2003、边缘栅极(edge gate)20021。其中，第一晶体管1与第二晶体管2的源极或漏极没有连接在一起，二者之间保持一定的距离L，通常L应不小于栅极的宽度。
距离L的存在会导致版图中的器件密度比较低，相应地，制得的集成电路(芯片)中的器件密度也会比较低(即，造成芯片面积比较大)。显然，这不利于芯片的小型化，也不利于节省成本。
为解决上述技术问题，有必要提出一种新的集成电路的设计方法和集成电路。
发明内容
针对现有技术的不足，本发明提供一种集成电路的设计方法和集成电路，可以提高集成电路的器件密度，降低集成电路的面积从而降低成本。
在本发明的一个实施例中，提供一种集成电路的设计方法，所述方法包括：
步骤A：改变集成电路中相邻并相距一定距离的第一晶体管与第二晶体管的位置，使所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠，并在边缘栅极重叠的位置形成包括中间栅极的第三晶体管；
步骤B：通过将所述中间栅极连接到预定电压关闭所述第三晶体管，以隔离所述第一晶体管与所述第二晶体管。
可选地，所述第三晶体管为PMOS，在所述步骤B中，所述预定电压为VDD。
可选地，所述第三晶体管为NMOS，在所述步骤B中，所述预定电压为VSS。
可选地，在所述步骤B之后还包括步骤C：进行电气规则检查，以判断所述中间栅极是否连接到所述预定电压。
可选地，在所述步骤C之后还包括步骤D：根据所述电气规则检查的结果，对电气连接错误进行修改。
可选地，在所述步骤A中，所述第一晶体管的有源区与所述第二晶体管的有源区相邻接。
可选地，在所述步骤A中，所述第一晶体管与所述第二晶体管均包括鳍型结构。
在本发明的另一实施例中，提供一种集成电路，该集成电路包括相邻接的第一晶体管与第二晶体管，还包括设置在所述第一晶体管与所述第二晶体管的交界位置处的包括中间栅极的第三晶体管，其中，所述中间栅极连接到预定电压以使所述第三晶体管处于关闭状态。
可选地，所述第三晶体管为PMOS，所述预定电压为VDD。
可选地，所述第三晶体管为NMOS，所述预定电压为VSS。
可选地，所述第一晶体管的有源区与所述第二晶体管的有源区相邻接。
可选地，所述第一晶体管与所述第二晶体管均包括鳍型结构。
本发明的集成电路的设计方法，可以拉近相邻的第一晶体管与第二晶体管的距离，因此，可以提高版图中的器件密度，最终提高制得的集成电路中的器件密度，降低成本。本发明的集成电路，采用该设计方法设计的集成电路的版图制造，因而相对于现有技术，可以提高器件的密度，并节省成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中的一种集成电路的版图；
图2为本发明实施例一的集成电路的设计方法形成的版图；
图3为本发明实施例一的集成电路的设计方法的一种流程图；
图4为本发明实施例二的集成电路的一种版图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本实施例涉及集成电路技术领域，特别地，本实施例涉及一种集成电路的设计方法，用于减小布图(layout)的面积，进而减小芯片的面积。
在本实施例的集成电路的设计方法所要设计的集成电路中，包括如图2所示的第一晶体管11与第二晶体管12。其中，第一晶体管11包括鳍型结构101、栅极102、有源区103、边缘栅极(edge gate)1021，第二晶体管12包括鳍型结构201、栅极202、有源区203、边缘栅极(edge gate)2021。第一晶体管11与第二晶体管12的两个相邻的边缘栅极1021和2021的位置重叠，在边缘栅极重叠的位置形成中间栅极(middle gate)1022。其中，中间栅极1022与有源区103和203覆盖中间栅极1022的部分共同构成中间栅极晶体管(也称第三晶体管)13，如图2所示。
显然，与现有技术中的第一晶体管1和第二晶体管2之间需保持一定的距离L(如图1所示)的方案相比，本实施例的集成电路由于第一晶体管11与第二晶体管12的两个相邻的边缘栅极1021和2021的位置重叠，可以减小电路的面积。
本实施例的集成电路的设计方法，包括如下步骤：
步骤A：将集成电路中相邻但源极或漏极之间不存在连接的第一晶体管11与第二晶体管12的位置进行迁移以使第一晶体管11与第二晶体管12的两个相邻的边缘栅极1021和2021的位置重叠，在边缘栅极重叠的位置形成中间栅极(middle gate)1022，如图2所示。
也就是说，原来相邻并相距一定距离的第一晶体管和第二晶体管(如图1所示)，在本实施例的设计方法形成的版图中变成了相邻接(相邻并接触)且共用中间栅极1022(如图2所示)。
示例性地，中间栅极1022可以与第一晶体管11的边缘栅极1021相同，也可以与第二晶体管12的边缘栅极1022相同。
其中，中间栅极1022与有源区103和203覆盖中间栅极1022的部分等共同构成了中间栅极晶体管(也称第三晶体管)13，如图2所示。
步骤B：将中间栅极1022连接到预定电压Voff以关闭中间栅极晶体管13，进而隔离第一晶体管11与第二晶体管12，如图2所示。
其中，关闭中间栅极晶体管13的目的是隔离第一晶体管11与第二晶体管12。隔离第一晶体管11与第二晶体管12，是指对第一晶体管11与第二晶体管12进行电性隔离。
示例性地，当中间栅极晶体管13为PMOS时，将中间栅极1022连接到VDD(即，预定电压Voff为VDD)，以关闭中间栅极晶体管。当中间栅极晶体管13为NMOS时，将中间栅极1022连接到VSS(即预定电压Voff为VSS)，以关闭中间栅极晶体管。
本实施例的集成电路的设计方法，可以拉近相邻的第一晶体管11与第二晶体管12的距离，因此，对于一个特定的集成电路而言，可以在整体上提高版图中的器件密度，也就是说，可以降低版图的面积。相应地，可以提高制得的集成电路(芯片)中的器件密度，即，可以减小芯片的面积。由于电路面积减小，因而最终可以降低成本。
本实施例的集成电路的设计方法，在步骤B之后还可以包括如下步骤：
步骤C：进行电气规则检查(ERC)，以防止中间栅极连接至错误的网点(net)。即，通过ERC，判断中间栅极是否连接到预定电压从而保证第三晶体管处于关闭状态。
示例性地，对版图的电气规则检查(ERC)，可以采用版图设计工具中的各种ERC功能模块进行。
在本步骤中，电气规则检查主要用于判断PMOS的中间栅极是否连接至VDD以及NMOS的中间栅极是否连接至VSS，以防止中间栅极连接至错误的网点。
如在步骤C中发现电气连接错误，则在步骤C之后还包括如下步骤：
步骤D：根据电气规则检查的结果，对电路的电气连接错误进行修改。即，对电气规则检查发现的错误进行修改。
经过修改，可以保证所设计的版图通过ERC检查，进而保证最终制得的集成电路的电气特性。
由此可见，本实施例的集成电路的设计方法，可以拉近相邻的第一晶体管与第二晶体管的距离，因而可以在整体上提高版图中的器件密度、降低版图的面积。相应地，可以提高制得的集成电路中的器件密度，降低电路面积，因而可以降低成本。
其中，图3示出了本实施例的集成电路的设计方法的一种示意性流程图，该设计方法包括：
步骤A：改变集成电路中相邻并相距一定距离的第一晶体管与第二晶体管的位置，使所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠，并在边缘栅极重叠的位置形成包括中间栅极的第三晶体管；
步骤B：通过将所述中间栅极连接到预定电压关闭所述第三晶体管，以隔离所述第一晶体管与所述第二晶体管；
步骤C：进行电气规则检查，以判断所述中间栅极是否连接到所述预定电压。
实施例二
本实施例提供一种集成电路，其根据实施例一所述的设计方法所设计的版图制得。
其中，图4示出了本实施例的集成电路的一种版图。如图4所示，本实施例的集成电路包括：相邻接的第一晶体管11与第二晶体管12，还包括设置在第一晶体管11与第二晶体管12的交界位置处的包括中间栅极1022的第三晶体管13(也称中间栅极晶体管)，其中，中间栅极1022连接到预定电压Voff以使第三晶体管13处于关闭状态。
其中，通过连接预定电压Voff使第三晶体管13处于关闭状态的目的是，隔离第一晶体管11与第二晶体管12。
示例性地，当中间栅极晶体管13为PMOS时，将中间栅极1022连接到VDD(即，预定电压Voff为VDD)，以关闭中间栅极晶体管。当中间栅极晶体管13为NMOS时，将中间栅极1022连接到VSS(即预定电压Voff为VSS)，以关闭中间栅极晶体管。
在本实施例中，如图4所示，第一晶体管11包括鳍型结构101、栅极102、有源区103、边缘栅极1021，第二晶体管12包括鳍型结构201、栅极202、有源区203、边缘栅极2021。其中，有源区103与有源区203相邻接。
本实施例的集成电路，可以提高器件密度，降低电路面积，因而可以降低成本。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种集成电路的设计方法，其特征在于，所述方法包括：
步骤A：改变集成电路中相邻并相距一定距离的第一晶体管与第二晶体管的位置，使所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠，并在边缘栅极重叠的位置形成包括中间栅极的第三晶体管；
步骤B：通过将所述中间栅极连接到预定电压关闭所述第三晶体管以隔离所述第一晶体管与所述第二晶体管。
2.如权利要求1所述的集成电路的设计方法，其特征在于，所述第三晶体管为PMOS，所述预定电压为VDD。
3.如权利要求1所述的集成电路的设计方法，其特征在于，所述第三晶体管为NMOS，所述预定电压为VSS。
4.如权利要求1所述的集成电路的设计方法，其特征在于，在所述步骤B之后还包括步骤C：
进行电气规则检查，以判断所述中间栅极是否连接到所述预定电压。
5.如权利要求4所述的集成电路的设计方法，其特征在于，在所述步骤C之后还包括步骤D：
根据所述电气规则检查的结果，对所述中间栅极的电气连接错误进行修改。
6.如权利要求1所述的集成电路的设计方法，其特征在于，在所述步骤A中，所述第一晶体管的有源区与所述第二晶体管的有源区相邻接。
7.如权利要求1所述的集成电路的设计方法，其特征在于，在所述步骤A中，所述第一晶体管与所述第二晶体管均包括鳍型结构。
8.一种集成电路，其特征在于，包括相邻接的第一晶体管与第二晶体管，其中，所述第一晶体管与所述第二晶体管的两个相邻的边缘栅极的位置重叠，还包括设置在所述第一晶体管与所述第二晶体管的边缘栅极重叠的位置处的包括中间栅极的第三晶体管，其中，所述中间栅极连接到预定电压以使所述第三晶体管处于关闭状态。
9.如权利要求8所述的集成电路，其特征在于，所述第三晶体管为PMOS，所述预定电压为VDD。
10.如权利要求8所述的集成电路，其特征在于，所述第三晶体管为NMOS，所述预定电压为VSS。
11.如权利要求8所述的集成电路，其特征在于，所述第一晶体管的有源区与所述第二晶体管的有源区相邻接。
12.如权利要求8所述的集成电路，其特征在于，所述第一晶体管与所述第二晶体管均包括鳍型结构。
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