CN105045946A - 用于集成电路制造的方法 - Google Patents

Abstract

本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。

Description

用于集成电路制造的方法

相关申请的交叉参考

本申请要求于2014年4月25日提交的名称为“MethodforIntegratedCircuitManufacturing”的第61/984，572号美国临时专利申请的优先权，其全部内容结合于此作为参考。

技术领域

本发明一般地设计半导体技术领域，更具体地，涉及集成电路的制造方法。

背景技术

当半导体技术朝向更小的部件尺寸(诸如45纳米(nm)、28nm及小于28nm)不断发展时，集成电路(IC)设计和制造就更具有挑战性。例如，光刻用于将设计图案转移至晶圆。光刻在较小的技术节点处的成像误差导致了不符合要求的图案转移。例如，器件部件上的被设计为具有直角的拐角的圆形拐角在更小的节点中变得更加显著或更加重要，从而阻止器件不能按要求运行。不准确的或形状差的器件部件的其他实例包括夹断、颈缩、桥接、凹陷、磨损、金属线厚度变化和其他影响器件性能的特征。

通常，在将设计图案用于IC制造工艺中后来的操作(诸如创建掩模的操作或暴露晶圆的光刻工艺)之前，可以在设计图案上执行光学邻近校正(OPC)以帮助缓解一些这样的困难。OPC可以基于模拟的IC制造工艺来修改设计图案的形状和/或插入辅助部件(AF)。

然而，随着光刻图案化的发展，一些其他的成像效果是不可避免的，并且那些成像效果与图案在掩模上的位置或成像工具有关。对于28nm技术节点及小于28nm的技术节点，由那些位置效应所引起的主要部件变形的严重程度对于器件性能、质量和稳定性来说是不可接受的。因此，希望校正图案以有效且高效地解决那些成像效果的问题。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：接收集成电路(IC)的设计布局，其中，所述设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案；基于对所述IC设计布局的位置效应分析将所述IC区划分为多组，使得每一组中的所有IC区都具有基本相同的位置效应；使用包括位置效应的校正模型对所述IC设计布局执行校正工艺，从而生成校正的IC设计布局，其中，所述校正工艺包括：对一组中的第一IC区执行第一校正，从而修改所述第一IC区中的最初IC图案，以生成所述第一IC区中的第一校正的IC图案；将所述第一校正的IC图案复制到所述相应的一组中的其他IC区，从而用所述第一校正的IC图案来代替所述其他IC区中的最初IC图案；和对于每一组重复执行所述第一校正步骤和所述复制步骤；以及将所述校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。

在该方法中，所述校正模型包括邻近效应。

在该方法中，对所述第一IC区执行所述第一校正包括对所述第一IC区执行切割工艺。

在该方法中，所述位置效应分析包括：比较两个IC区的对应的感兴趣的点处的所述两个IC区的位置效应；以及如果每一个对应的感兴趣的点处的位置效应偏差在相应的阈值范围内，则将所述两个IC区处理为具有基本相同的位置效应。

在该方法中，所述感兴趣的点是像素。

在该方法中，所述感兴趣的点是目标点、片段、多边形、图案或区域。

在该方法中，对所述感兴趣的点的第一部分分配与所述感兴趣的点的第二部分不同的阈值。

在该方法中，对所有的所述感兴趣的点分配相同的阈值。

该方法还包括提供坐标表，所述坐标表包括与每一个IC区都相关联的坐标集。

在该方法中，对所述第一IC区执行所述第一校正包括：根据所述位置效应和相应的坐标集校正所述第一IC区的最初IC图案，从而生成修改的IC图案；使用所述校正模型模拟所述修改的IC图案，以生成所述修改的IC图案的轮廓；评估所述修改的IC图案的轮廓，以判断所述轮廓根据标准是否是可接受的；以及如果所述轮廓是不可接受的，则根据所述位置效应和所述相应的坐标集校正所述修改的IC图案。

根据本发明的另一方面，提供了一种方法，包括：接收集成电路(IC)的设计布局，其中，所述设计布局包括多个IC区，并且每一个IC区都包括相同的最初IC设计图案；对所述IC设计布局执行位置效应分析，从而将所述IC区划分为多组，其中，每一组都包括至少一个IC区，并且所述每一组中的所有IC区都具有基本相同的位置效应；对于所述每一组，执行校正工艺，包括：使用包括位置效应的校正模型对相应组中的第一IC区执行第一校正，从而修改所述最初IC设计图案，以生成所述第一IC区中的第一校正的IC设计图案；和将所述第一校正的IC设计图案复制到所述相应组的其他IC区，从而用所述第一校正的IC设计图案来代替所述相应组的其他IC区中的最初IC设计图案；以及完成校正的IC设计布局，该校正的IC设计布局可通过以下工具中的至少一种使用：掩模掩蔽工具和光刻工具。

在该方法中，对所述第一IC区执行所述第一校正步骤包括以重复的方式执行所述第一校正步骤，直到所述第一校正的IC设计图案根据预定的标准是可接受的。

该方法还包括提供包括用于所述每一个IC区的坐标的坐标表，其中，对所述第一IC区执行所述第一校正包括使用所述校正模型和所述坐标表中提供的所述第一IC区的相应的坐标。

在该方法中，所述校正模型包括邻近效应。

在该方法中，执行所述位置效应分析包括：根据分辨率等级来比较两个IC区的位置效应，以生成第一偏差；以及如果所述第一偏差根据预定的标准是可接受的，则将所述两个IC区放入一组。

在该方法中，所述分辨率等级是像素、目标点、片段、多边形、图案和区域中的一个。

在该方法中，所述预定的标准包括一个或多个可接受的阈值。

根据本发明的又一方面，提供了一种方法，包括：接收集成电路(IC)设计布局，所述集成电路设计布局具有多个非重叠的IC区，每一个IC区都包括相同的最初IC图案；基于对所述IC设计布局的位置效应分析来识别多个第一IC区和多个第二IC区，其中，所述每一个第二IC区都与一个第一IC区相关联，以在这两者之间具有基本相同的位置效应；使用包括邻近效应和位置效应的校正模型对所述IC设计布局执行校正工艺，从而生成校正的IC设计布局，其中，所述校正工艺包括：将第一校正应用于每一个第一IC区，并且生成所述每一个第一IC区中的校正的IC图案；和对于所述每一个第二IC区，用与所述相应的一个第二IC区的相关联的一个第一IC区中的校正的IC图案来代替所述相应的一个第二IC区中的最初IC图案；以及完成所述校正的IC设计布局，所述校正的IC设计布局可通过以下工具中的至少一种使用：掩模掩蔽工具和电子束光刻工具。

在该方法中，所述识别步骤包括：将所述IC区分划为多组，其中，基于分辨率等级的比较，相应组内的所有IC区都具有基本相同的位置效应；以及对于每一组，指定第一IC区作为所述第一IC区中一个第一IC区，并且指定所有的其他IC区作为与所述第一IC区相关联的第二IC区。

在该方法中，所述分辨率等级是像素、目标点、片段、多边形、图案和区域中的一个。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1根据实施例中的本发明的方面构建的IC设计布局的示意图。

图2是根据实施例的IC制造方法的流程图。

图3、图4和图5示出了对图1中的IC设计布局的位置效应分析的实施例。

图6示出了图1的IC设计布局的主要部件的实施例。

图7是实施本发明的一个或多个实施例的计算机系统的示图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

图1是用于示出本发明的发明概念的目的而构建的示例性IC设计布局120的示意图。用多个IC区122(分别标注为1、2、3、…、i、(i+1)、…、N)来限定IC设计布局120。在本实例中，IC设计布局120包括35个IC区122。为了简洁的目的，在以下讨论中，第i个IC区122被称为IC区122-i。而且，如IC区122-34和122-35所示，IC区122中的每一个均包括相同的最初IC图案124。IC图案124包括对应于金属图案、氧化物图案或半导体层图案的一个或多个主要部件，其中金属图案、氧化物图案或半导体层图案组成要制造的IC器件的多个部件，诸如有源区、栅电极、源极和漏极、层间互连件的金属线或通孔以及接合焊盘的开口。在一个实例中，每一个IC区122限定IC管芯，该IC管芯中包括IC图案124。

当将IC设计布局120转移至用于制造最终IC器件的掩模或晶圆时，会出现多种成像效果。即使最初的IC图案124是相同的，这些成像效果也可以使多个IC区122中制造的IC图案124不同于最终IC器件。这些效应包括邻近效应和位置效应。

邻近效应指光刻工艺期间的成像效果，其中邻近的部件由于光衍射和干涉而引起成像变化。例如，在具有密集图案的环境中的图案部件和隔离环境中的相同的部件会导致具有不同临界尺寸的图像。可以通过调整大小、再成形、添加辅助部件、添加分散的棒或它们的组合调整IC设计布局以消除邻近效应，从而通过光刻工艺来改善图像。该方法被称为光学邻近校正(OPC)。

位置效应指光刻工艺期间的成像效果，其中图案变化由IC设计布局中的相应的图案部件的位置引起并与之相关。例如，光刻工艺使用远紫外线(EUV)束时，EUV束倾斜至光刻系统的光轴，诸如具有大约6°的倾斜角度。阴影效应由倾斜照射引起并导致依赖于要成像的图案部件的位置的图像变形。在光刻工艺使用EUV光刻的多个实施例中，位置效应包括阴影效应、耀光效应、边界效应、抗蚀剂加热效应、烘焙效应、显影负载效应、蚀刻负载效应或它们的组合。在光刻工艺使用电子束(或e-束)直写(EBDW)的多个实施例中，位置效应包括模糊效应、加热板效应、耀光效应、抗蚀剂加热效应、烘焙效应、显影负载效应、蚀刻负载效应或它们的组合。可以通过调整IC设计布局(包括调整大小、再成形、添加辅助部件、添加分散的棒或它们的组合)来减轻位置效应。该方法被称为位置效应校正(LEC)。

在不同的观点中，邻近效应与IC设计布局上的局部环境有关，而位置效应与IC设计布局上的全局位置有关。特别地，IC设计布局中的图案部件的位置是LEC期间所要考虑的因素。

图2是根据本发明的多个方面的IC制造方法200的流程图。方法200提供IC设计方法以共同考虑邻近效应和位置效应，因此高效地调整/修改IC设计布局以用于光刻工艺期间改善成像。方法200是实例，并且除了权利要求中明确列举的内容之外，不意欲限制本发明的范围。可以在方法200之前、期间和之后提供附加的操作，并且对于该方法的附加的实施例，可以替换、去除或重排所描述的一些操作。下面利用IC设计布局120作为实例来描述方法200。

方法200在操作202中接收IC设计布局120。在实例中，从设计者接收IC设计布局120，或者在一些实施例中，从设计公司接收IC设计布局120。在多个实施例中，设计者是与被指定为根据IC设计布局120制造IC器件的半导体制造商分离的设计团队。半导体制造商能够制造掩模(或光掩模或中间掩模)、半导体晶圆或这两者。IC设计布局120包括被设计为用于IC器件的多种几何图案。IC设计布局120还包括特定的辅助部件，诸如用于处理改善和/或掩模识别信息的那些部件。设计者实施适当的设计过程以形成IC设计布局120。设计过程可以包括逻辑设计、物理设计和/或放置和布线。IC设计布局120呈现为具有几何图案信息的一个或多个数据文件。例如，可以以GDSII文件格式、OASIS文件格式或DFII文件格式表示IC设计布局120。

方法200(图2)进行至操作204，其中，分析多个IC区122的位置效应，以及基于位置效应分析将IC区122划分为多组。该分析的目的是简化下游图案校正操作，从而提高IC制造效率。可以通过半导体制造商基于诸如光刻工具和所使用的工艺来提供位置效应信息。

图3提供了位置效应信息的一个实例。参考图3，IC区122-31和122-33的位置效应在两个表123A和123B中分别呈现为灰度像素(greylevelpixel)。在实施例中，表123A和123B表示EUV耀光图(flaremap)或EUV耀光图的一部分。而且，如图3所示，尽管IC区122-31和122-33中具有相同的IC设计图案，但是该IC设计图案由于在IC设计布局120的位置不同而具有不同的成像效果。在表125中示出成像效果的偏差，其中“0”值表示IC区122-31和122-33中对应的像素具有相同的成像效果，而非零值(如，“1”和“－1”)表示不同的成像效果。

图3还示出了方法200(特别是操作204)所涉及的一些标准127。标准127限定最终IC器件可以接受多大的成像效果偏差。例如，基于IC器件的说明书可以灵活地设计标准127。在实施例中，标准127包括可应用于一个IC区122中的所有像素的一个阈值设定。在另一个实施例中，标准127包括每像素一个阈值设定，以用于一个IC区122中的每个像素。在又一个实施例中，标准127包括用于一部分像素的一个阈值设定，以及用于另一部分像素的另一个阈值设定。例如，IC区122的一些部分用于测试或工艺监控的目的，并且没有IC区122的一些其他的部分重要。因此，这些不太重要的部分符合没有其他部分严格的成像误差容限。为了说明的目的，本实例的标准127使用单一阈值设定，诸如用于“如果对应的像素之间的最大位置效应偏差在2以内，则将两个IC区视为具有基本相同的位置效应”。在本实例中，因为两个IC区的对应的像素之间的位置效应偏差为“0”、“1”或“－1”(在阈值2以内)，所以IC区122-31和122-33被视为在标准127下具有基本相同的位置效应。

在多个实施例中，出现在表123A和123B中的位置效应信息可以包括一种或多种位置效应，诸如EBDW的模糊效应、EUV的耀光效应、其他类型的位置效应或它们的组合。而且，在多个实施例中，表123A和123B可以表示特定等级分辨率(包括上述的像素等级)的位置效应信息。例如，代替按照像素等级比较IC区122-31和122-33之间的位置效应，操作204可以比较在另一个分辨率等级的两个IC区之间的感兴趣的点(pointsofinterest)，诸如目标点、片段、多边形、图案或区域。为了进一步说明该点，参考图4，其中示出了包括三个多边形(或主要部件)126A、126B和126C的IC设计图案124(图1)。在实施例中，操作204按照多边形等级比较两个IC区之间的位置效应，诸如比较多边形126A、126B和126C中每一个的几何中心处的两个IC区的位置效应。图4还示出了多边形126C被划分为多个片段128，这些片段128结合起来表示多边形126C。在实施例中，操作204按照片段等级比较两个IC区之间的位置效应。例如，比较片段128(以及多边形126A和126B的片段，但是未示出)的每一个的几何中心处的两个IC区的位置效应。图4还示出了将多个目标点130分配给多边形126C以用于模拟验证或其他的设计目的。目标点130是虚拟的点并且表示关于多边形126C的空间位置。例如，目标点130可以用作判定多边形126C恰当地成像的基准，使得成像的主要部件与目标点一致或接近目标点。在实施例中，操作204按照目标点等级比较两个IC区之间的位置效应。例如，比较分配的目标点130(以及分配给多边形126A和126B的目标点，尽管未示出)处的两个IC区的位置效应。在其他的实施例中，操作204可以按照包括多个多边形的图案等级(或包括多个图案的区域等级)比较两个IC区之间的位置效应。

再次参考图2，操作204包括操作205，识别第一IC区和第二IC区，其中每一个第二IC区都与一个第一IC区相关联，并且两个相关联的IC区在标准127(图3)下具有基本相同的位置效应。在多个实施例中，两个第一IC区可以具有相同的、类似的或不同的位置效应。操作205的目标是，通过这种识别，只有IC区的子集(第一IC区)在后来的操作中经受位置效应校正工艺，而所有其他的IC区(第二IC区)从它们相关联的第一IC区复制校正结果，从而大幅降低了设计周期时间。

参考图5，在位置效应分析之后，识别出五(5)组，132A-E。组132A包括IC区122-1至122-7，组132B包括IC区122-8至122-14，组132C包括IC区122-15至122-21，组132D包括IC区122-22至122-28，以及组132E包括IC区122-29至122-35。组内的IC区在标准127(图3)下具有基本相同的位置效应。例如，IC区122-2至122-7具有与IC区122-1基本相同的位置效应。在五组中的每一组内，操作205还指定一个IC区为第一IC区以及其他的IC区作为与该第一IC区相关联的第二IC区。例如，在组132A中，IC区122-1被指定为第一IC区，而IC区122-2至122-7被指定为与第一IC区122-1相关联的第二IC区。类似地，分别在组132B、132C、132D和132E中，IC区122-14、122-15、122-28和122-29被指定为第一IC区，而其他的IC区被相应地指定为第二IC区。在多个实施例中，IC区组中的成员可以位于相同或不同的行中、相同或不同的列中或者在设计布局120的任何位置。在一些实施例中，组可以仅包括一个IC区，即第一IC区，而没有任何相关联的第二IC区。然而，在通常情况中，组包括一个以上的IC区。可以使用多种方法将IC区122划分为诸如组132A至132E的组。在实施例中，IC区122-1被选为基础，使用关于图3所讨论的一种或多种方法将所有其他的IC区与IC区122-1相比较。发现具有与IC区122-1基本相同的位置效应的IC区和IC区122-1分为一组。然后，对于其他将要分组的IC区，将另一个IC区选为基础，重复以上比较和分组直到对所有的区进行分组。

在一些实施例中，方法200(图2)进行至操作206以提供与IC设计布局120相关的坐标表。坐标表包括IC设计布局120中的每一个IC区122的坐标。由于通过相应的坐标给出了每一个IC区的位置以及IC区中的图案为IC图案124，所以通过每一个IC区的IC图案124和坐标，很好地限定IC设计布局120。在一个实例中，IC区的坐标包括两个标号X和Y，表示IC区关于IC区122-1的位置。

在一些实施例中，方法200进行至操作208，其中，对IC设计布局120执行切割工艺。在一个实例中，将切割工艺应用于第一IC区中的每一个主要部件多边形。切割工艺包括将主要部件的边缘切割为多个片段，使得在随后的OPC步骤和LEC步骤期间可以独立地调节每一个片段。从主要部件切割的片段越多，主要部件的图案的调整越自由，但是花费的时间也越多。为了说明该点，参考图6，其中示出了主要部件140被切割为通过切割点146所限定的多个片段144。还将多个目标点148分配给主要部件140，以用于模拟验证或其他的设计目的。例如，当通过模拟在后来的步骤中生成主要部件140的模拟轮廓149时，检查目标点148以判定目标是否与模拟轮廓149一致或接近模拟轮廓149。通过光刻工艺将主要部件140转移至诸如半导体晶圆的产品衬底时，轮廓149是主要部件140的模拟图像。

在一些实施例中，方法200在切割操作208之后对第一IC区执行重定目标(retargeting)工艺。通常的重定目标工艺是基于规则的方法，该方法根据多个重定目标规则来修改IC设计布局，以改善当将IC设计布局转移至晶圆时的成像。在多个实例中，重定目标工艺包括重新定位、调整大小、再成形、添加辅助部件、添加分散的部件或它们的组合。在另一个实例中，重定目标工艺应用于主要部件140(图6)，使得根据重定目标规则来分别调节主要部件140的片段的子集。主要部件的调节包括移动/再定位所切割的边缘片段，使得主要部件再成形。在实施例中，重定目标规则包括用于调整IC设计布局以减轻邻近效应的OPC规则。在另一个实施例中，重定目标规则包括用于调整IC设计布局以减轻位置效应的位置效应校正(LEC)。图案部件的位置是LEC重定目标工艺期间所要考虑的因素。在另一个实施例中，重定目标规则包括由半导体制造商考虑制造能力所给出设计规则。在又一个实施例中，重定目标规则包括OPC规则、LEC规则和设计规则的组合或子集。

方法200(图2)进行至操作210以对IC设计布局120执行校正工艺。在本实施例中，对于位置效应和邻近效应，校正工艺校正(操作210A)第一IC区中的IC图案，并且将校正IC图案从每一个第一IC区复制(210B)到与相应的第一IC区相关联的第二IC区。就所涉及的邻近效应而言，由于第一和第二IC区具有相同的最初IC图案124，所以用于第一和第二IC区的邻近效应校正是相同的。就所涉及的位置效应而言，由于第二IC区具有与相关联的第一IC区基本相同的位置效应，所以用于第一和第二IC区的位置效应校正是相同的。因此，与单独校正每一个IC区的设计方法相比较，因为操作210大幅度降低了设计工具处理时间，所以该操作不仅是合理的并且是所期望的。例如，关于图5所示的设计布局120，只有五个IC区经受校正工艺，这表示处理时间减小了85％。

在本实施例中，操作210执行基于模型的校正工艺，该基于模型的校正工艺使用模拟模型(被称为校正模型)以调整IC设计布局120。校正工艺和校正模型包括位置效应。在实施例中，校正工艺和校正模型还包括邻近效应，使得在一个工艺中校正位置效应和邻近效应。在本实施例中，校正工艺应用于IC设计布局120的每一个第一IC区122。

在实施例中，当校正工艺应用于IC区时，通过多种措施(包括重新定位、调整大小、再成形、添加辅助部件、添加分散的部件或它们的组合)来调节IC区的IC图案。根据IC区的位置效应和相应的坐标集来进行这种调节。然后校正模型应用于调节IC区中的IC图案以生成模拟轮廓。模拟轮廓反映位置效应和/或邻近效应对调节的IC图案的影响。对轮廓进行评估，以检查轮廓是否符合目标(或目标点)的要求，这意味着轮廓与目标一致或在预定范围内接近目标。如果目标不符合轮廓的要求，则对IC区中的调节的IC图案应用另一调节。然后使用校正模型的另一模拟应用于新调节的IC图案，以生成另一轮廓。进一步检测所生成的轮廓，以查看目标是否符合要求。重复该校正工艺直到所分配的目标符合要求。最终调节的IC图案称为校正的IC图案124。类似地，通过校正工艺的最终调节的IC设计布局称为校正的IC设计布局120。

方法200(图2)进行至操作212，以适合于进一步的半导体制造工艺(诸如掩模制造或晶圆制造)的格式完成(tape-out)校正的IC设计布局120。在实施例中，方法200在完成用于掩模制造的数据之前对校正的IC设计布局120执行掩模规则检查(MRC)。MRC用包含特定几何和连接限制的掩模创建规则集来检查校正的IC设计布局120，以确保足够的裕度及消除半导体制造工艺的变异性。MRC可以修改校正的IC设计布局120以弥补掩模制造期间的限制。在使用诸如EBDW或离子束光刻的无掩模光刻的另一个实施例中，未制造掩模。校正的IC设计布局120可以直接用于晶圆制造的这种无掩模光刻。在这种情况下，可以从例如电子束直写提取一些其他的规则，称为EBDW规则。代替执行掩模规则检查，根据EBDW规则检查校正的IC设计布局120，并且根据EBDW规则修改该校正的IC设计布局120，使得可以根据修改的IC设计布局恰当地实施EBDW。

在多个实施例中，方法200可以包括IC制造的进一步的工艺步骤。例如，方法200可以进行至基于完成的修改的IC设计布局120来制造掩模或一组掩模。在实施例中，电子束或多电子束用于基于完成的IC设计布局形成掩模(光掩模或中间掩模)上的图案。掩模可以具有不同类型，诸如透射掩模或反射掩模，并且可以用诸如二元掩模或相移掩模(PSM)的多种技术来形成该掩模。在一个实例中，二元掩模包括透明衬底(如，熔凝石英)和涂覆在掩模的不透明区中的不透明材料(如，铬)。在另一个实例中，PSM包括多种部件，该多种部件被配置为具有适当的相差以提高分辨率和成像质量。在多个实例中，PSM可以是衰减PSM或本领域中已知的可选的PSM。

在实施例中，方法200可以进行至使用通过以上方法所形成的掩模或掩模组来制造半导体晶圆。半导体晶圆包括硅衬底或其他适当的衬底和形成在衬底上的材料层。在这种情况下，EUV光刻可以用于使用掩模制造半导体晶圆。在另一个实施例中，完成的IC设计布局120直接用于通过EBDW光刻装置图案化半导体晶圆。在两者择一的情况(EUV或EBDW)下，由于校正工艺考虑邻近效应和位置效应，所以基本提高了成像质量。

现在参考图7，其中示出了用于实施上述方法200的实施例的示例性计算机系统700。使用计算机系统700的一个实例是执行位置效应分析并且相应地对多个IC区进行分组。由于分组的多种可能性和不同的分辨率等级，所以可以实施计算机辅助自动化程序来最优化第一/第二IC区识别。使用计算机系统700的另一个实例是模拟OPC或LEC工艺，以生成模拟轮廓并且对于邻近效应和/或位置效应而重复地校正IC设计图案。使用计算机系统700的又一个实例是将设计布局120储存在一种或多种计算机可读介质中，以用于将设计布局120从一个工艺阶段(或工具)转移至另一个工艺阶段(或工具)。计算机系统700包括通过一条或多条总线712互连的微处理器702、输入设备704、储存设备706、视频控制器708、系统存储器710、显示器714和通信设备716。储存设备706可以是软盘驱动器、硬盘驱动器、CD-ROM、光盘驱动器、闪存驱动器或任何其他形式的储存设备。储存设备706能够接收可包含计算机可执行指令的软盘、CD-ROM、DVD-ROM、闪存驱动器或任何其他形式的计算机可读介质。通信设备716可以是调制解调器、网卡或任何其他设备，以使计算机系统能够与其他节点通信。另外，任何计算机系统可以表示多个互连(无论是通过内部网络还是互联网)的计算机系统，包括(但不限于)个人计算机、大型主机、PDA和手机。

计算机系统通常至少包括能够执行机器可读指令的硬件，以及执行产生期望结果的行为(通常是机器可读指令)的软件。另外，计算机系统可以包括硬件和软件的混合，以及计算机子系统。

硬件通常至少包括具有处理器功能的平台，诸如客户机(也被称为个人计算机或服务器)和手持式处理设备(诸如，例如智能手机、个人数字助理(PDA)或个人计算设备(PCD))。而且，硬件可以包括能够储存机器可读指令的任何物理设备，诸如存储器或其他数据储存设备。其他形式的硬件包括硬件子系统，例如，包括转换设备，诸如调制解调器、调制解调器卡、端口和端口卡。

软件包括储存在任何存储器介质(诸如RAM或ROM)中的任何机器代码和储存在其他设备(诸如，例如软盘、闪速存储器或CDROM)上的机器代码。例如，软件可以包括源代码或目标代码。另外，软件包括可以在客户机或服务器中执行的任何指令集。

对于本发明的某些实施例，软件和硬件的结合还可以用于提供增强的功能和性能。一个实例是直接将软件功能制造在硅芯片中。因此，硬件和软件的结合也包括在计算机系统的定义的范围内，并且是本发明所展望的可能等效的结构和等效的方法。

计算机可读介质包括：无源数据储存器，诸如随机存取存储器(RAM)；以及半永久性数据储存器，诸如紧凑型硬盘只读存储器(CD-RAM)。另外，本发明的实施例可以包含在计算机的RAM中，以将标准的计算机转变为新型计算机器。

该系统可以设计为在任何特定的结构上运行。例如，在单个计算机、局域网、客户-服务器网络、广域网、互联网、手持式和其他的便携式及无线设备和网络上执行该系统。

尽管不意欲限制，但是本发明的一个或多个实施例提供了用于IC设计和制造的许多益处。例如，通过对设计布局进行位置效应分析和由此对设计布局中IC区进行分组，本发明的一些实施例大幅度降低了经受OPC/LEC工艺的IC区的数量，这些IC区通常会占用大量的计算机资源。因为图案校正工艺加快，所以本发明的一些实施例降低了设计周期时间。本发明的另一个益处在于：由于储存和转移更少的设计布局数据，所以降低了设计公司(以及掩模公司和IC制造商)的数据管理开销。而且，本发明的一些实施例共同地考虑邻近效应和位置效应，以及高效地调整/修改IC设计布局以在光刻工艺期间改善成像。

在一个示例性方面中，本发明涉及一种集成电路(IC)制造方法。该方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区均包括相同的最初IC图案。该方法还包括基于对IC设计布局的位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。该方法还包括使用包括位置效应的校正模型来对IC设计布局执行校正工艺，从而生成校正的IC设计布局。校正工艺包括：对一组中的第一IC区执行第一校正，从而修改第一IC区中的最初IC图案以生成第一IC区中的第一校正的IC图案；将第一校正的IC图案复制到相应的一组中的其他IC区，从而用第一校正的IC图案代替其他IC区中的最初IC图案；以及对于每一组重复执行第一校正步骤和复制步骤。在校正工艺之后，该方法还包括将校正的IC设计布局储存在有形的计算机可读介质中，以用于进一步的IC工艺阶段。

在另一个示例性方面中，本发明涉及一种集成电路(IC)制造方法。该方法包括接收集成电路(IC)的设计布局，其中设计布局包括多个IC区，并且每一个IC区都包括相同的最初IC设计图案。该方法还包括对IC设计布局执行位置效应分析，从而将IC区划分为多组，其中每一组都包括至少一个IC区，并且每一组中的所有IC区都具有基本相同的位置效应。该方法还包括对于每一组执行校正工艺。校正工艺包括：使用包括位置效应的校正模型对相应组中的第一IC区执行第一校正，从而修改最初IC设计图案以生成第一IC区中的第一校正的IC设计图案；以及将第一校正的IC设计图案复制到相应组中的其他IC区，从而用第一校正的IC设计图案代替相应组中的其他IC区的最初IC设计图案。在所有组都经受校正工艺之后，该方法还包括完成IC设计布局，以可通过以下工具中的至少一种使用：掩模掩蔽工具和光刻工具。

在另一个示例性方面中，本发明涉及一种集成电路(IC)制造方法。该方法包括接收具有多个非重叠的IC区的IC设计布局，每一个IC区都包括相同的最初IC图案。该方法还包括基于对IC设计布局的位置效应分析来识别多个第一IC区和多个第二IC区，其中每一个第二IC区都与一个第一IC区相关联，以在两者之间具有基本相同的位置效应。该方法还包括使用包括邻近效应和位置效应的校正模型来对IC设计布局执行校正工艺，从而生成校正的IC设计布局。校正工艺包括：对每一个第一IC区应用第一校正，从而生成每一个第一IC区中的校正的IC图案；以及用与相应的一个第二IC区相关联的一个第一IC区中的校正的IC图案来代替每一个第二IC区的最初IC图案。该方法还包括完成校正的IC设计布局，以可通过以下工具中的至少一种使用：掩模掩蔽工具和电子束光刻工具。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：

接收集成电路(IC)的设计布局，其中，所述设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案；

基于对所述IC设计布局的位置效应分析将所述IC区划分为多组，使得每一组中的所有IC区都具有基本相同的位置效应；

使用包括位置效应的校正模型对所述IC设计布局执行校正工艺，从而生成校正的IC设计布局，其中，所述校正工艺包括：

对一组中的第一IC区执行第一校正，从而修改所述第一IC区中的最初IC图案，以生成所述第一IC区中的第一校正的IC图案；

将所述第一校正的IC图案复制到所述相应的一组中的其他IC区，从而用所述第一校正的IC图案来代替所述其他IC区中的最初IC图案；和

对于每一组重复执行所述第一校正步骤和所述复制步骤；以及将所述校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。

2.根据权利要求1所述的方法，其中，所述校正模型包括邻近效应。

3.根据权利要求1所述的方法，其中，对所述第一IC区执行所述第一校正包括对所述第一IC区执行切割工艺。

4.根据权利要求1所述的方法，其中，所述位置效应分析包括：

比较两个IC区的对应的感兴趣的点处的所述两个IC区的位置效应；以及

如果每一个对应的感兴趣的点处的位置效应偏差在相应的阈值范围内，则将所述两个IC区处理为具有基本相同的位置效应。

5.根据权利要求4所述的方法，其中，所述感兴趣的点是像素。

6.根据权利要求4所述的方法，其中，所述感兴趣的点是目标点、片段、多边形、图案或区域。

7.根据权利要求4所述的方法，其中，对所述感兴趣的点的第一部分分配与所述感兴趣的点的第二部分不同的阈值。

8.根据权利要求4所述的方法，其中，对所有的所述感兴趣的点分配相同的阈值。

9.一种方法，包括：

接收集成电路(IC)的设计布局，其中，所述设计布局包括多个IC区，并且每一个IC区都包括相同的最初IC设计图案；

对所述IC设计布局执行位置效应分析，从而将所述IC区划分为多组，其中，每一组都包括至少一个IC区，并且所述每一组中的所有IC区都具有基本相同的位置效应；

对于所述每一组，执行校正工艺，包括：

使用包括位置效应的校正模型对相应组中的第一IC区执行第一校正，从而修改所述最初IC设计图案，以生成所述第一IC区中的第一校正的IC设计图案；和

将所述第一校正的IC设计图案复制到所述相应组的其他IC区，从而用所述第一校正的IC设计图案来代替所述相应组的其他IC区中的最初IC设计图案；以及

完成校正的IC设计布局，该校正的IC设计布局可通过以下工具中的至少一种使用：掩模掩蔽工具和光刻工具。

10.一种方法，包括：

接收集成电路(IC)设计布局，所述集成电路设计布局具有多个非重叠的IC区，每一个IC区都包括相同的最初IC图案；

基于对所述IC设计布局的位置效应分析来识别多个第一IC区和多个第二IC区，其中，所述每一个第二IC区都与一个第一IC区相关联，以在这两者之间具有基本相同的位置效应；

使用包括邻近效应和位置效应的校正模型对所述IC设计布局执行校正工艺，从而生成校正的IC设计布局，其中，所述校正工艺包括：

将第一校正应用于每一个第一IC区，并且生成所述每一个第一IC区中的校正的IC图案；和

对于所述每一个第二IC区，用与所述相应的一个第二IC区的相关联的一个第一IC区中的校正的IC图案来代替所述相应的一个第二IC区中的最初IC图案；以及

完成所述校正的IC设计布局，所述校正的IC设计布局可通过以下工具中的至少一种使用：掩模掩蔽工具和电子束光刻工具。