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CN105023911B - 标记分段方法及应用其的半导体结构制造方法 - Google Patents

标记分段方法及应用其的半导体结构制造方法 Download PDF

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CN105023911B CN201410150885.3A CN201410150885A CN105023911B CN 105023911 B CN105023911 B CN 105023911B CN 201410150885 A CN201410150885 A CN 201410150885A CN 105023911 B CN105023911 B CN 105023911B
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Abstract

在此提供一种标记分段方法及一种应用所述标记分段方法的半导体结构制造方法。所述标记分段方法包括下列步骤。首先，通过处理器识别形成于基板上的线段，其中线段分别具有宽度WS，并以间隔SS彼此分隔开来。接着，通过处理器设置标记于线段上。此一步骤包含通过处理器调整标记的宽度WM及间隔SM，使WM等于m(WS+SS)+WS或m(WS+SS)+SS，且WM+SM等于n(WS+SS)，其中m、n为整数。

Description

标记分段方法及应用其的半导体结构制造方法
技术领域
本说明书涉及一种标记分段方法及一种应用所述标记分段方法的半导体结构制造方法。
背景技术
半导体结构往往包括多个在不同步骤中形成的层状结构。这些层状结构需要彼此对准，以确保半导体结构的功能。并且，一般来说是一次性地在一基板上形成多个半导体结构的相同构成部分，这些构成部分也需要对应地形成在各半导体结构的相同位置。要达成这些目标，一种常见的方法是使用标记来进行对准。标记可以是与前面形成的某一层状结构同时形成的特征物，或以其它步骤额外形成的特征物。或者，标记可包括前面形成的某一层状结构的部分特征物。又或者，标记可以前述各者加以定义。所述特征物例如为十字结构或线段等等。随着半导体结构的尺寸缩小，对准步骤变得更加重要，却也更难以精确地进行。
发明内容
本说明书提供一种标记分段方法，可用于以特征物来设置标记。本说明书亦提供一种应用此种标记分段方法的半导体结构制造方法。
根据一些实施例，标记分段方法包括下列步骤。首先，通过一处理器识别形成于一基板上的多个线段，其中所述线段分别具有一宽度WS，并以一间隔SS彼此分隔开来。接着，通过处理器设置多个标记于线段上，包含：(1)通过处理器调整各标记的一宽度WM，使WM等于m(WS+SS)+WS或m(WS+SS)+SS，其中m为整数；及(2)通过处理器调整两相邻标记的一间隔SM，使WM+SM等于n(WS+SS)，其中n为整数。
根据一些实施例，半导体结构的制造方法包括下列步骤。首先，在一基板上形成多个线段，所述线段分别具有一宽度WS并以一间隔SS彼此分隔开来。接着，通过一处理器设置多个标记于线段上，所述标记分别具有一宽度WM并以一间隔SM彼此分隔开来，其中WM=m(WS+SS)+WS或WM=m(WS+SS)+SS，且WM+SM=n(WS+SS)，m、n为整数。
为了让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1是根据一实施例的标记分段方法的流程图。
图2是根据一实施例的标记分段方法的示意图。
图3是根据另一实施例的标记分段方法的示意图。
图4是根据又一实施例的标记分段方法的示意图。
图5A-5G是根据一实施例的半导体结构制造方法的示意图。
图6A-6I是根据另一实施例的半导体结构制造方法的示意图。
图7A-7F是根据又一实施例的半导体结构制造方法的示意图。
[标号说明]
S102：步骤 S104：步骤 202：线段
204：标记 302：线段 302e：块状特征
304：标记 402：线段 404：标记
500：基板 502：定位体 504：间隔物材料
506：线段 508：层状结构 600：基板
602：定位体 604：间隔物材料 606：间隔物
608：间隔物材料 610：线段 612：层状结构
700：基板 702：定位体 704：间隔物材料
706：线段 708：层状结构 AM：范围
SM：标记的间隔 SS：线段的间隔 WM：标记的宽度
WS：线段的宽度
具体实施方式
请参照图1，其示出根据一实施例的标记分段方法的流程。并且，可配合参照图2-4，其为根据不同实施例的标记分段方法的示意图。
首先，在步骤S102，通过一处理器识别形成于一基板上的多个线段(segment)，其中所述线段分别具有一宽度WS，并以一间隔SS彼此分隔开来。在一些例子中，处理器可以是一微影装置(lithographic apparatus)的处理器。在一些例子中，基板可以是晶圆或硅基板等等，并可选择性地包括其上的层，如深埋氧化层(buried oxide layer)、多晶硅层(poly-Si layer)、介电层、抗反射层(anti-reflective coating)、光阻层(photo resistlayer)、硬屏蔽层(hard mask layer)和金属层等等。在一些例子中，线段可以是凸出或凹入于基板的线段，前者例如是由形成前述选择性层中任一者的材料所形成的凸出线形特征物、后者例如是形成于前述选择性层中任一者的沟槽(trench)。在一些例子中，处理器可定义线段包括多个块状特征物，例如是凸出的块状特征物或凹入的块状特征物。此时，处理器可定义线段的宽度WS跨越多个块状特征物，特别是可定义线段的宽度WS是从这些块状特征物的其中一者的一边缘至其中另一者的一边缘。
接着，在步骤S104，通过处理器设置多个标记于线段上。在此，标记可不需形成为实体对象，而可以只是由处理器加以定义。步骤104包含：(1)通过处理器调整各标记的一宽度WM，使WM等于m(WS+SS)+WS或m(WS+SS)+SS，其中m为整数；及(2)通过处理器调整两相邻标记的一间隔SM，使WM+SM等于n(WS+SS)，其中n为整数。在一些例子中，步骤(1)、(2)可反复进行。在一些例子中，特别是在WS、SS为奈米等级的例子中，为了更准确地对准，n的数值可能极大，甚至是高达1000。但一般来说，n可为5到100，特别是可为10到100。
过往的标记分段方法并未特别定义如此所述的WM、SM与WS、SS的关系，使得标记与线段的边缘可能未特别对齐。随着半导体结构的缩小，容易发生标记偏移，并导致接下来的层状结构与前面形成的层状结构未对准、或同一层状结构中的各半导体结构对应构成部分发生偏移的情形。而在根据本实施例的标记分段方法中，由于令WM及SM满足WM等于m(WS+SS)+WS或m(WS+SS)+SS、且WM+SM等于n(WS+SS)的条件，即使WS、SS的尺寸极小，也不容易发生过往常见的标记偏移情形。
在一些例子中，步骤S104还可包括以处理器遮蔽(mask)位于标记间隔的线段。或者，在标记间隔原本就不存在线段。在一些例子中，处理器可选择性地定义标记为对准标记，以利对准步骤的进行。
图2标出根据一实施例的标记分段方法。在图2中，线段202与标记204的关系满足WM等于m(WS+SS)+WS，m以7为例。图3标出根据另一实施例的标记分段方法。线段302由多个块状特征302所构成，其宽度WS是从其中一列块状特征302的一边缘至其中另一列的一边缘。在图3中，线段302与标记304的关系满足WM等于m(WS+SS)+WS，m以3为例。图4标出根据又一实施例的标记分段方法。在图4中，线段402与标记404的关系满足WM等于m(WS+SS)+SS，m以7为例。
以下将说明此种标记分段方法于半导体结构制造方法的应用。为了方便说明，以下的制造方法将特别以侧壁影像转移(Sidewall Image Transfer,SIT)技术为例。但本发明不限于此，可以采用本领域技术人员所熟知的各种方式于基板上形成线段。并且，叙述于一实施例中的技术特征，只要不至于造成矛盾，便可取代另一实施例中的技术特征或加入另一实施例中。
请参照图5A-5G，其以图式方式示出根据一实施例的半导体结构制造方法的步骤。在此一实施例中，以SIT(sidewall image transfer)技术形成凸出的线形特征物作为线段。
首先，如图5A所示，在一基板500上形成多个定位体502。在一些例子中，此一步骤可包括先在基板500上形成一暂时性层，再移除暂时性层的一部分以形成定位体502。暂时性层的材料可例如包括氮化硅(silicon nitride)、氧化硅(silicon oxide)、多晶硅、有机材料、非晶碳(amorphous carbon)、抗反射层材料和无机材料等等。
接着，如图5B所示，形成与定位体502共形的一间隔物材料504覆盖定位体502。在一些例子中，间隔物材料504可例如包括氧化硅、氮化硅或氮氧化硅等等。
如图5C所示，移除间隔物材料504覆盖在定位体502上方的部分。并且，如图5D所示，移除定位体502，以在基板500上形成多个线段506。在一些例子中，图5C、图5D所示的步骤可通过化学机械研磨及蚀刻等方式来进行。所有的线段506分别具有宽度WS，并且以间隔SS彼此分隔开来。在此，以间隔SS分隔开来的线段506是连续性的依次形成在基板500上。
之后，如图5E所示，通过一处理器(未示于此)设置多个标记于线段506上。在此，可以只由处理器定义出各标记的范围AM，而不需形成实体标记。标记分别具有宽度WM(未特别标示，但在图5E中，AM在纸面上的宽度即为WM)，并以间隔SM(未示于图5E)彼此分隔开来。在此实施例中，WM等于m(WS+SS)+WS，且WM+SM等于n(WS+SS)，其中m、n为整数。虽然在此以m=7为例，但m也可以是其它数值，例如是一个偶数。n可为5到100，特别是可为10到100。在另一实施例中，WM可等于m(WS+SS)+SS，且WM+SM等于n(WS+SS)，其中m、n为整数。
在设置标记后，根据本实施例的制造方法可选择性地包括移除线段506中形成在属于标记的间隔部分者，如图5F所示。或者，根据本实施例的制造方法也可选择性地包括以处理器遮蔽位于标记间隔的线段，如图5F’以上视视角所示。
如图5G所示，在设置标记后，还可在基板500上搭配使用标记的对准步骤形成一层状结构508。在本说明书与权利要求书中，「层状结构」的意义包括半导体结构中的一层、半导体结构制造方法中暂时性的一层、甚至一缺口等等，其形态与配置不受限制。在图5G中，以形成于基板500中的层状结构508为例。在一些例子中，层状结构508可以是掺杂层。
请参照图6A-6I，其以图式方式示出根据另一实施例的半导体结构制造方法的步骤。在此一实施例中，以SIT(sidewall image transfer)技术形成沟槽作为线段。基板600、定位体602、间隔物材料604、间隔物606的形成方式、材料、形态与配置分别类似于基板500、定位体502、间隔物材料504、线段506，于此不再赘述。
请参照图6E，形成另一间隔物材料608于间隔物606之间与旁边。间隔物材料608与间隔物材料604使用不同材料形成。如此一来，可选择性地通过如蚀刻等方式移除间隔物606，以形成作为线段610的沟槽，如图6F所示。
之后，如图6G所示，通过一处理器(未示于此)设置多个标记于线段610上。在此，可以只由处理器定义出各标记的范围AM，而不需形成实体标记。标记分别具有宽度WM(未特别标示，但在图6G中，AM在纸面上的宽度即为WM)，并以间隔SM(未示于图6G)彼此分隔开来。在此实施例中，WM等于m(WS+SS)+SS，且WM+SM等于n(WS+SS)，其中m、n为整数。虽然在此以m=7为例，但m也可以是其它数值，例如是一个偶数。n可以是5到100，特别是可以是10到100。在另一实施例中，WM可等于m(WS+SS)+WS，且WM+SM等于n(WS+SS)，其中m、n为整数。
如图6H所示，在设置标记后，根据本实施例的制造方法可选择性地包括移除线段610中形成在属于标记的间隔部分者。此一「移除」步骤例如可通过填充一材料于要被移除的线段610(即沟槽)中来进行。
如图6I所示，在设置标记后，还可在基板600上搭配使用标记的对准步骤形成一层状结构612。图6I绘示凸出于基板600的层状结构612。在一些例子中，层状结构612可以是深埋氧化层、多晶硅层、介电层、抗反射层、光阻层、硬屏蔽层或金属层等等。
请参照图7A-7F，其以图式方式示出根据又一实施例的半导体结构制造方法的步骤。在此一实施例中，以SIT(sidewall image transfer)技术形成凸出的线形特征物作为线段。此一实施例与图5A-5G所示实施例的不同处在于，在形成线段前，先决定WS、SS、WM及SM的值，并且只在预定设置标记的范围AM内形成线段。基板700、定位体702、间隔物材料704、线段706的形成方式与材料分别类似于基板500、定位体502、间隔物材料504、线段506，于此不再赘述。
之后，如图7E所示，通过一处理器(未示于此)设置多个标记于线段706上。在此，可以只由处理器定义出各标记的范围AM，而不需形成实体标记。标记分别具有宽度WM，并以间隔SM彼此分隔开来。在此实施例中，WM等于m(WS+SS)+WS，且WM+SM等于n(WS+SS)，其中m、n为整数。由于是直接在预定范围AM内形成线段706，且在此实施例中是以SIT(sidewall imagetransfer)技术形成线段706，因此一个标记的范围AM内包括偶数个线段706可能于制程上较容易，此时m为奇数。n可为5到100，特别是可为10到100。
如图7F所示，在设置标记后，还可在基板700上搭配使用标记的对准步骤形成一层状结构708。在图7F中，层状结构708为凹入于基板700的一凹陷处。
在根据上述实施例的半导体结构制造方法中，由于令WM及SM满足WM等于m(WS+SS)+WS或m(WS+SS)+SS、且WM+SM等于n(WS+SS)的条件，使得标记与线段的标准对齐。因此，即使WS、SS的尺寸极小，也不容易发生过往常见的标记偏移并导致接下来的层状结构与前面形成的层状结构未对准、或同一层状结构中的各半导体结构对应构成部分发生偏移的情形。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本领域技术人员，在不脱离本发明精神和范围之内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (20)

1.一种标记分段方法，包括：
通过一处理器识别形成于一基板上的多个线段，其中所述线段分别具有一宽度WS，并以一间隔SS彼此分隔开来；以及
通过所述处理器设置多个标记于所述线段上，包含：
步骤1:通过所述处理器调整各所述标记的一宽度WM，使WM等于m(WS+SS)+WS或m(WS+SS)+SS，其中m为整数；及
步骤2:通过所述处理器调整两相邻所述标记的一间隔SM，使WM+SM等于n(WS+SS)，其中n为整数；
其中所述步骤1及所述步骤2被反复地执行。
2.根据权利要求1所述的标记分段方法，其中在通过所述处理器识别形成于所述基板上的所述线段的步骤，所述处理器定义所述线段包括凸出的线形特征物、凸出的块状特征物、沟槽及凹入的块状特征物的其中一种。
3.根据权利要求2所述的标记分段方法，其中在通过所述处理器识别形成于所述基板上的所述线段的步骤，所述处理器定义所述线段的所述宽度WS跨越多个凸出的块状特征物或多个凹入的块状特征物。
4.根据权利要求3所述的标记分段方法，其中所述处理器定义所述线段的所述宽度WS是从所述凸出或凹入的块状特征物的其中一者的一边缘至其中另一者的一边缘。
5.根据权利要求1所述的标记分段方法，其中通过所述处理器设置所述标记于所述线段上的步骤，还包括：
以所述处理器遮蔽位于所述标记的所述间隔的所述线段。
6.根据权利要求1所述的标记分段方法，其中在通过所述处理器设置所述标记于所述线段上的步骤，于所述标记的所述间隔不存在所述线段。
7.根据权利要求1所述的标记分段方法，还包括：
所述处理器定义所述标记为对准标记。
8.根据权利要求1所述的标记分段方法，其中n为10到100。
9.一种半导体结构的制造方法，包括：
在一基板上形成多个线段，所述线段分别具有一宽度WS并以一间隔SS彼此分隔开来；以及
通过一处理器设置多个标记于所述线段上，所述标记分别具有一宽度WM并以一间隔SM彼此分隔开来，
其中包括：
步骤1:通过所述处理器调整各所述标记的所述宽度WM，使WM等于m(WS+SS)+WS或m(WS+SS)+SS，其中m为整数；及
步骤2:通过所述处理器调整两相邻所述标记的所述间隔SM，使WM+SM等于n(WS+SS)，其中n为整数；
所述步骤1及所述步骤2被反复地执行。
10.根据权利要求9所述的制造方法，其中所述线段包括凸出的线形特征物、凸出的块状特征物、沟槽及凹入的块状特征物中的至少一者。
11.根据权利要求10所述的制造方法，其中所述线段的所述宽度WS跨越多个凸出的块状特征物或多个凹入的块状特征物。
12.根据权利要求11所述的制造方法，其中所述线段的所述宽度WS是从所述凸出或凹入的块状特征物的其中一者的一边缘至其中另一者的一边缘。
13.根据权利要求9所述的制造方法，其中所述标记为对准标记。
14.根据权利要求9所述的制造方法，其中以所述间隔SS分隔开来的所述线段是连续性的依次形成在基板上。
15.根据权利要求14所述的制造方法，还包括：
在设置所述标记后，移除所述线段中形成在属于所述标记的间隔部分者。
16.根据权利要求9所述的制造方法，还包括：
在形成所述线段前，决定WS、SS、WM及SM的值，其中所述线段只形成在预定设置所述标记处。
17.根据权利要求9所述的制造方法，其中通过所述处理器设置所述标记于所述线段上的步骤，还包括：
以所述处理器遮蔽位于所述标记的所述间隔的所述线段。
18.根据权利要求9所述的制造方法，其中形成所述线段的步骤包括：
在所述基板上形成一暂时性层；
移除所述暂时性层的一部分，以形成多个定位体；
形成与所述定位体共形的一间隔物材料覆盖所述定位体；以及
移除所述间隔物材料覆盖在所述定位体上方的部分并移除所述定位体，以形成所述线段。
19.根据权利要求9所述的制造方法，其中形成所述线段的步骤包括：
在所述基板上形成一暂时性层；
移除所述暂时性层的一部分，以形成多个定位体；
形成与所述定位体共形的一间隔物材料覆盖所述定位体；
移除所述间隔物材料覆盖在所述定位体上方的部分并移除所述定位体，以形成多个间隔物；
形成另一间隔物材料于所述间隔物之间与旁边；以及
移除所述间隔物，以形成所述线段。
20.根据权利要求9所述的制造方法，其中n为10到100。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462818B1 (en) * 2000-06-22 2002-10-08 Kla-Tencor Corporation Overlay alignment mark design
CN1577080A (zh) * 2003-07-11 2005-02-09 Asml荷兰有限公司 用于对准或重叠的标记结构，限定它的掩模图案及使用该掩模图案的光刻投影装置
US6921916B2 (en) * 2000-08-30 2005-07-26 Kla -Tenocor Technologies Corporation Overlay marks, methods of overlay mark design and methods of overlay measurements
CN101278237A (zh) * 2005-09-30 2008-10-01 先进微装置公司 用于同时决定叠对准确度及图案放置误差的结构与方法
CN103246156A (zh) * 2012-02-14 2013-08-14 南亚科技股份有限公司 形成自我对准的套准标记的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4897006B2 (ja) 2008-03-04 2012-03-14 エーエスエムエル ネザーランズ ビー．ブイ． アラインメントマークを設ける方法、デバイス製造方法及びリソグラフィ装置
JP5623033B2 (ja) * 2009-06-23 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置、リソグラフィ方法、及び半導体装置の製造方法
US8400634B2 (en) 2010-02-08 2013-03-19 Micron Technology, Inc. Semiconductor wafer alignment markers, and associated systems and methods
US9190261B2 (en) 2011-08-25 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Layer alignment in FinFET fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462818B1 (en) * 2000-06-22 2002-10-08 Kla-Tencor Corporation Overlay alignment mark design
US6921916B2 (en) * 2000-08-30 2005-07-26 Kla -Tenocor Technologies Corporation Overlay marks, methods of overlay mark design and methods of overlay measurements
CN1577080A (zh) * 2003-07-11 2005-02-09 Asml荷兰有限公司 用于对准或重叠的标记结构，限定它的掩模图案及使用该掩模图案的光刻投影装置
CN101278237A (zh) * 2005-09-30 2008-10-01 先进微装置公司 用于同时决定叠对准确度及图案放置误差的结构与方法
CN103246156A (zh) * 2012-02-14 2013-08-14 南亚科技股份有限公司 形成自我对准的套准标记的方法

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