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CN104952835A - 半导体器件 - Google Patents

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CN104952835A
CN104952835A CN201510134983.2A CN201510134983A CN104952835A CN 104952835 A CN104952835 A CN 104952835A CN 201510134983 A CN201510134983 A CN 201510134983A CN 104952835 A CN104952835 A CN 104952835A
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CN
China
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semiconductor device
wiring
insulating film
plug
electrode
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CN201510134983.2A
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Inventor
植木诚
竹内洁
长谷卓
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Abstract

提供一种半导体器件，其具有较小的特性变化。该半导体器件配备有形成在层间绝缘膜中的插塞，设置在插塞上并耦合至插塞的下电极，设置在下电极上并由金属氧化物制成的中间层，以及设置在中间层上的上电极。中间层具有邻接下电极和上电极的层叠区。层叠区的至少一部分不与插塞重叠。插塞的至少一部分不与层叠区重叠。

Description

半导体器件
相关申请的交叉引用
将2014年3月26日提交的日本专利申请No.2014-062937的公开内容(包括说明书，附图以及摘要)整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件，例如涉及一种适用于具有存储器元件的半导体器件的技术。
背景技术
半导体器件例如有时配备有存储器元件。例如，专利文献1至3以及非专利文献1描述了涉及作为存储器元件的可变电阻元件(ReRAM(电阻随机存取存储器))的技术。
专利文献1描述了一种由过渡金属制成的接地侧电极，由贵金属或贵金属氧化物制成的正侧电极以及放置在接地侧电极和正侧电极之间的过渡金属氧化物膜组成的可变电阻元件。专利文献2描述了一种配备有可变电阻层的可变电阻元件，可变电阻层配备有包含具有由MOx表示的组成的第一氧缺陷型过渡金属氧化物的第一区以及包含具有由MOy(x<y)表示的组成的第二氧缺陷型过渡金属氧化物的第二区。
专利文献3描述了一种用于配备有设置在第一布线层表面上的可变电阻层，设置在第一布线层上的层间绝缘膜以及设置在层间绝缘膜中并耦合至可变电阻层的插塞金属的非易失性存储器的可变电阻器。非专利文献1示出涉及采用WOX的ReRAM的研究结果。
[专利文献]
[专利文献1]WO2008/075471
[专利文献2]WO2010/021134
[专利文献3]日本专利公布No.2009-117668
[非专利文献]
[非专利文献1]
Tech.Dig.IEEE IEDM2010,pp.440-443
发明内容
构造半导体器件的层间布线结构有时配备有通过依次层叠下电极、由金属氧化物制成的中间层以及上电极而获得的MIM(金属绝缘体金属)结构。在这种半导体器件中，构造MIM结构的绝缘层的厚度可通过位于MIM结构下的布线层的插塞或布线导致的不规则而变得不均匀。在这种情况下，由此获得的半导体器件可具有特性变化。本文说明和附图将使另一问题和新颖的特征显而易见。
根据一个实施例，半导体器件具有下电极、上电极以及设置在下电极和上电极之间并具有邻接下电极和上电极的层叠区的中间层。层叠区的至少一部分不与位于下电极下的插塞重叠且插塞的至少一部分不与层叠区重叠。
根据该实施例，可提供具有较小特性变化的半导体器件。
附图说明
图1是示出根据第一实施例的半导体器件的截面图；
图2是示出图1中所示的半导体器件的平面图；
图3是示出根据本实施例的半导体器件的平面示意图；
图4是示出图1中所示的半导体器件的变型例的截面图；
图5是示出图4中所示的半导体器件的平面图；
图6是示出图1中所示的半导体器件的另一变型例的截面图；
图7A和7B示出制造图1中所示的半导体器件的方法的截面图；
图8A和8B示出制造图1中所示的半导体器件的方法的另一截面图；
图9A和9B示出制造图1中所示的半导体器件的方法的又一截面图；
图10是示出根据第二实施例的半导体器件的截面图；
图11是示出图10中所示的半导体器件的变型例的截面图；
图12是示出图10中所示的半导体器件的另一变型例的截面图；
图13是示出根据第三实施例的半导体器件的截面图；
图14A和14B示出制造图13中所示的半导体器件的方法的截面图；
图15A和15B示出制造图13中所示的半导体器件的方法的另一截面图；
图16A和16B示出制造图13中所示的半导体器件的方法的又一截面图；
图17是示出根据第四实施例的半导体器件的截面图；以及
图18是示出图17中所示的半导体器件的变型例的截面图。
具体实施方式
以下将参考附图说明实施例。在所有附图中，相同组件将由相同参考数字加以标识且将根据需要省略它们的说明。
(第一实施例)
图1是示出根据第一实施例的半导体器件SE1的截面图。图2是示出图1中所示的半导体器件SE1的平面图。图2示出下电极LE1、层叠区LR1、插塞PR1以及栅电极GE1之中的位置关系。
根据本实施例的半导体器件SE1配备有插塞PR1、下电极LE1、中间层ML1以及上电极UE1。插塞PR1形成在层间绝缘膜II1中。下电极LE1设置在插塞PR1上并耦合至插塞PR1。中间层ML1设置在下电极LE1上并由金属氧化物组成。上电极UE1设置在中间层ML1上。中间层ML1具有邻接下电极LE1以及上电极UE1的层叠区LR1。层叠区LR1的至少一部分不与插塞PR1重叠。插塞PR1的至少一部分不与层叠区LR1重叠。
如上所述，当构成存储器元件的MIM结构具有其下的插塞时，中间层的厚度会由于通过插塞形成的不规则而变得不均匀。特别地，由W组成的插塞在其中心会具有W未嵌入区(接缝)且可归因于这种接缝的不规则会影响MIM结构的中间层。在根据本实施例的半导体器件SE1中，层叠区LR1的至少一部分不与位于下电极LE1下的插塞PR1重叠，且同时，插塞PR1的至少一部分不与层叠区LR1重叠。简言之，作为构成存储器元件的区域的中间层ML1的层叠区LR1形成为从与插塞PR1重叠的位置偏移其平面位置。与整个层叠区LR1与插塞PR1重叠或整个插塞PR1与层叠区LR1重叠的情况相比，这使得能降低由于层叠区LR1上的插塞PR1的不规则的影响。因此这能致使层叠区LR1中的中间层ML1的厚度的均匀性的提高。因此，根据本实施例，可提供具有较小特性变化的半导体器件SE1。
以下将详细说明根据本实施例的半导体器件SE1的构造以及制造半导体器件SE1的方法。
首先将说明半导体器件SE1的构造。半导体器件SE1配备有具有通过依次层叠下电极LE1、中间层ML1以及上电极UE1而获得的MIM结构的存储器元件ME1。在本实施例中，如图1中所示，MIM结构由中间层ML1的层叠区LR1、邻接层叠区LR1的下电极LE1的一部分以及邻接层叠区LR1的上电极UE1的一部分组成。层叠区LR1是具有邻接下电极LE1的下表面以及邻接上电极UE1的上表面的中间层ML1的区域。根据本实施例的半导体器件SE1例如由衬底SUB以及形成在衬底SUB上的层间布线结构组成。在这种情况下，存储器元件ME1例如可形成在多层布线结构的任一布线层中。
半导体器件SE1例如可配备有作为具有MIM结构的存储器元件ME1的电阻可变元件。在这种情况下，中间层ML1起电阻可变层的作用。通过在上电极UE1和下电极LE1之间施加电压并由此改变中间层ML1的电阻而启动或关闭电阻可变元件。电阻可变元件可以是单极型或双极型。在本实施例中，例如可通过适当选择构成下电极LE1、中间层ML1以及上电极UE1的各材料来选择单极型或双极型。
在作为电阻可变元件的存储器元件ME1中，被称为“成形”的导电路径成形工艺在制造器件之后首先执行。在这种工艺中，电压施加在下电极LE1和上电极UE1之间以在中间层ML1内形成被称为“细丝”的导电路径。通过在下电极LE1和上电极UE1之间施加电压以致使细丝的导通或断裂并由此改变中间层ML1的电阻而执行存储器元件ME1的写入操作。
在本实施例中，具有MIM结构的存储器元件ME1不限于电阻可变元件，而是例如可以是诸如DRAM(动态随机存取存储器)的另一元件。具有MIM结构的存储器元件ME1的适当种类可通过适当选择构成MIM结构的下电极LE1、上电极UE1以及中间层ML1的材料或结构而根据需要进行选择。
在图1中所示的示例中，存储器元件ME1例如耦合至晶体管TR1。因此，形成由存储器元件ME1和晶体管TR1组成的单元。在半导体器件SE1中，例如可以以阵列排列多个单元。对于晶体管TR1，例如，可采用通过典型硅工艺制造的FET(场效应晶体管)。
晶体管TR1例如设置在衬底SUB上。衬底SUB例如是硅衬底或化合物半导体衬底。如图1中所示，例如多个晶体管TR1可设置在衬底SUB上。衬底SUB可设置有例如用于将晶体管TR1与另一元件的隔离的元件隔离区EI1。
图1中所示的晶体管TR1例如配备有设置在衬底SUB上的栅绝缘膜GI1、设置在栅绝缘膜GI1上的栅电极GE1、设置在栅电极GE1的侧壁上的侧壁SW1、以及设置在衬底SUB中的源漏区SD1。栅绝缘膜GI1例如由氧化硅膜制成。栅电极GE1例如由多晶硅膜制成。栅绝缘膜GI1以及栅电极GE1的材料不限于上述材料，而可以是根据应用而选择的各种材料。
衬底SUB上例如具有层间绝缘膜II1以便覆盖晶体管TR1。层间绝缘膜II1中具有插塞PR1。插塞PR1例如耦合至晶体管TR1的源漏区SD1并构成源漏接触插塞。插塞PR1例如由W制成。
层间绝缘膜II1在其上具有下电极LE1。下电极LE1设置在层间绝缘膜II1上以及插塞PR1上以便与插塞PR1的上端接触。在图1中所示的示例中，下电极LE1通过插塞PR1电耦合至晶体管TR1的源漏区SD1。在本实施例中，可设置多个下电极LE1以便彼此分离。这能形成多个存储器元件ME1。在这种情况下，下电极LE1通过各自不同插塞PR1分别电耦合至晶体管TR1的源漏区SD1。
例如设置下电极LE1以便下电极LE1的一部分以及通过插塞PR1与其耦合的晶体管TR1的栅电极GE1在平面图中彼此重叠。这即使在层叠区LR1的平面位置从与插塞PR1重叠的位置偏移时也能抑制半导体器件SE1的面积的增加。下电极LE1例如形成为覆盖插塞PR1的整个上端。
下电极LE1例如包含第一金属材料。第一金属材料的示例包括Ru、Pt、Ti、W和Ta、以及包含它们中的两种或更多种的合金。包含这种材料的下电极可实现具有优良操作性能的存储器元件ME1。这种优点在存储器元件ME1是电阻可变元件时变得更加明显。下电极LE1可包含上述第一金属材料的氧化物或氮化物。下电极LE1可具有通过层叠由各自不同的金属材料组成的多个电极层而获得的层叠结构。下电极LE1的厚度例如可设定为3nm或更大但不大于50nm。通过将下电极LE1的厚度设定为等于或大于下限，下电极LE1可完全作为构成存储器元件的电极。另一方面，具有等于或小于上限的下电极LE1可在图案化时具有提高的可加工性。此外，下电极LE1可被充分减薄，这可有助于借助层间绝缘膜改善在存储器元件形成区和另一区之间产生的台阶差的填充。这能制造更稳定的半导体器件。
层间绝缘膜II1以及下电极LE1上例如具有绝缘层IL1。绝缘层IL1具有位于下电极LE1上且在绝缘层的下端暴露下电极LE1的开口部OP1。中间层ML1如上所述设置在绝缘层IL1上并可接触开口部OP1处的下电极LE1。在这种情况下，中间层ML1的层叠区LR1位于开口部OP1中。
绝缘层IL1由SiN、SiON、SiO2或SiCN、或其层叠膜制成。
例如设置绝缘层IL1以便开口部OP1的至少一部分在平面图中不与插塞PR重叠且插塞PR1的至少一部分在平面图中不与开口部OP1重叠。这能实现具有其中层叠区LR1的至少一部分不与插塞PR1重叠且同时插塞PR1的至少一部分不与层叠区LR1重叠的构造的半导体器件SE1。
例如可设置绝缘层IL1以便开口部OP1的至少一部分与耦合开口部OP1下暴露的下电极LE1的晶体管TR1的栅电极GE1重叠。因此层叠区LR1可放置为层叠区LR1与晶体管TR1的栅电极GE1重叠。这有助于半导体器件SE1的尺寸降低。
绝缘层IL1上具有中间层ML1。中间层ML1例如设置在绝缘层IL1上以及开口部OP1中暴露的下电极LE1上。因此中间层ML1邻接开口部OP1中的下电极LE1。另一方面，位于开口部OP1外部的中间层ML1的一部分经由绝缘层IL1设置在下电极LE1上，使得其不邻接下电极LE1。
如图1中所示，可设置中间层ML1以便一个中间层ML1邻接彼此相邻的两个下电极LE1。在这种情况下，可利用一个中间层ML1形成两个存储器元件ME1。此外，通过采用一个插塞PR2，电压可施加至彼此相邻的两个存储器元件ME1的上电极侧。
中间层ML1例如包含第二金属材料。这意味着中间层ML1由通过氧化第二金属材料获得的金属氧化物制成。在本实施例中，对于中间层ML1，例如可采用Ta2O5、Ta2O5和TiO2的层叠膜、ZrO2、ZrO2和Ta2O5的层叠膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3或V2O5。通过采用由上述材料制成的中间层，存储器元件ME1可具有提高的操作性能。这种优点在存储器元件ME1是电阻可变元件时变得更加明显。或者，对于中间层ML1，可采用氧缺陷金属氧化物，即具有小于上述金属氧化物的化学计量的氧含量的金属氧化物。这能降低存储器元件ME1的操作电压。这种优点在存储器元件ME1为电阻可变元件时更加明显。第二金属材料例如可制成与下电极LE1中包含的第一金属材料不同。这能在不受下电极LE1的材料的限制的情况下选择构成中间层ML1的材料。因此可获得具有提高的操作性能的存储器元件ME1。
中间层ML1的厚度例如可设定为1.5nm或更大但不大于30nm。通过将中间层ML1的厚度调整为下限或更大，可在成形工艺之前确保充分的绝缘特性，这可有助于实现更稳定的成形工艺。另一方面，通过将中间层ML1的厚度调整为不大于上限，可降低导通态电阻且可实现读取速度的提高以及功率的降低。因此得到的存储器元件ME1可具有很均衡的可靠性和操作性能。此外，通过将中间层ML1的厚度设定为不大于上限，可将中间层ML1制造得足够薄。这可有助于图案化处理的改善或借助层间绝缘膜改善在存储器元件形成区和另一区之间产生的台阶差的填充。即使这种薄膜用作中间层ML1，在本实施例中实现的中间层ML1也是均匀的。
中间层ML1上具有上电极UE1。上电极UE1设置在邻接下电极LE1的中间层ML1的至少一部分上，以便接触这个部分。因此中间层ML1具有邻接下电极LE1和上电极UE1的层叠区LR1。在图1中所示的示例中，设置上电极UE1以便邻接至少位于开口部OP1中或开口部OP1上的中间层ML1。因此，开口部OP1中具有层叠区LR1。如上所述，设置下电极LE1、中间层ML1以及上电极UE1以便层叠区LR1的至少一部分不与插塞PR1重叠且插塞PR1的至少一部分不与层叠区LR1重叠。这能提高中间层ML1的厚度的均匀性且由此提供具有较小特性变化的半导体器件。在本实施例中，层叠区LR1更优选设置为在平面图中不与插塞PR1的中心重叠。当插塞PR1由W制成时，插塞PR1在其中心可具有没有以W填充的未填充区(接缝)。通过防止层叠区LR1与插塞PR1的中心重叠，可抑制由于中间层ML1上的接缝造成的不规则的影响。
设置上电极UE1以便例如具有平面图中类似于中间层ML1的形状。在这种情况下，可同时处理上电极UE1和中间层ML1，这对制造工艺有利。但是上电极UE1可具有不同于中间层ML1的平面形状。
当设置一个中间层ML1以便邻接彼此相邻的两个电极LE1时，上电极UE1可形成为在彼此相邻的两个下电极LE1上放置一个上电极UE1。这使得能通过采用一个上电极UE1形成两个存储器元件ME1。
上电极UE1例如包含第三金属材料。第三金属材料的示例包括W,Ta、Ti和Ru，以及包含它们中的任意两种或更多种的合金。包含这种材料的上电极可实现具有优良操作性能的存储器元件ME1。这种优点在存储器元件ME1是电阻可变元件时变得更加明显。上电极UE1可包含上述第一金属材料的氧化物或氮化物。
上电极UE1例如具有5nm或更大但不大于100nm的厚度。通过将上电极UE1的厚度调整为下限或更大，上电极UE1可完全作为构成存储器元件的电极。另一方面，通过将上电极UE1的厚度调整为上限或以下，可改善图案化时的工艺特性。此外，因为上电极UE1可被充分减薄，因此有助于借助层间绝缘膜改善在存储器元件形成区和另一区之间产生的台阶差的填充。这能制造更稳定的半导体器件。
如图2中所示，例如设置下电极LE1、中间层ML1以及上电极UE1以便层叠区LR1的至少一部分在平面图中与构成耦合至下电极LE1的晶体管TR1的栅电极GE1重叠。即使层叠区LR1偏移以便不与插塞PR1重叠，也可抑制半导体器件SE1的面积的增大。这有助于降低半导体器件SE1的尺寸，同时减小半导体器件SE1的特性变化。层叠区LR1不必与栅电极GE1重叠。
上电极UE1上例如具有绝缘层IL2。在图1中所示的示例中，上电极UE1和绝缘层IL1上具有绝缘层IL2。绝缘层IL2例如由SiN、SiON或SiCN制成。绝缘层IL2上具有层间绝缘膜II2。层间绝缘膜II2例如由SiO2或SiOC制成。
层间绝缘膜II2中例如具有插塞PR2。设置插塞PR2以便例如贯穿层间绝缘膜II2以及绝缘层IL2。某些插塞PR2设置在上电极UE1上并耦合至上电极UE1。因此电压通过插塞PR2施加至上电极UE1。插塞PR2中的另外一些插塞PR2例如耦合至插塞PR1。
插塞PR2例如由W或Cu制成。在本实施例中，例如可通过在层间绝缘膜II2中形成的过孔中依次层叠阻挡金属膜以及由W或Cu制成的导电膜而形成每个插塞PR2。对于阻挡金属膜，例如可采用Ti或TiN、或其层叠膜、或Ta或TaN、或其层叠膜。当插塞PR2各由Cu制成时，插塞PR2例如可利用镶嵌工艺形成。
层间绝缘膜II2上例如具有层间绝缘膜II3。层间绝缘膜II3例如由SiO2或SiOC制成。层间绝缘膜II3中例如具有布线IC1。设置布线IC1以便其至少一部分耦合至插塞PR2。布线IC1例如由Cu、Al或W制成。在本实施例中，布线IC1可由例如通过镶嵌工艺形成的Cu布线组成。
在图1中，从构成半导体器件SE1的多层布线结构中省略了层间绝缘膜II3上的结构。层间绝缘膜II3上具有包括了层间绝缘膜和布线的多个布线层。多层布线结构的最上部上例如具有构成外部端子的电极焊盘。
图3是示出根据本实施例的半导体器件SE1并示意性说明半导体器件SE1中包括的电路等的平面示意图。图3示出作为半导体器件SE1的示例的微控制器。作为半导体器件SE1的微控制器例如设置有MPU(微处理单元)、SRAM(静态随机存取存储器)、ReRAM、I/O电路以及外部端子ET1。其中，对于ReRAM、可采用由下电极LE1、中间层ML1以及上电极UE1组成的存储器元件ME1。I/O电路耦合至外部端子ET1。外部端子ET1例如是设置在芯片表面上的电极焊盘。图3中所示的半导体器件SE1可包括除上述电路之外的电路。
半导体器件SE1例如在其中具有下电极LE1的层中不具有布线。布线例如构成逻辑电路。图3中所示的半导体器件SE1可采用在其中具有下电极LE1的层中不具有构成MPU或SRAM的电路的布线的构造。在这种构造中，下电极LE1可与另一布线分离地形成，且因此可有助于存储器元件ME1的操作性能的改善。
半导体器件SE1例如配备有耦合下电极LE1的晶体管TR1(第一晶体管)以及具有薄于晶体管TR1的栅绝缘膜的栅绝缘膜的晶体管(第二晶体管)。作为第一晶体管的晶体管TR1是与存储器元件ME1一起构成存储器单元的单元晶体管。第二晶体管例如是半导体器件SE1中的逻辑电路中使用的晶体管。在图3中所示的示例中，例如构成SRAM的晶体管可以作为第二晶体管的一个示例而给出。
在这种构造中，晶体管TR1可具有厚于第二晶体管的栅绝缘膜的栅绝缘膜并具有类似于耦合至外部端子ET1的I/O晶体管的结构。在这种情况下，晶体管TR1具有基本上与I/O晶体管的栅绝缘膜同样厚度的栅绝缘膜。通过采用I/O晶体管作为晶体管TR1，耦合至存储器元件ME1的单元晶体管的形成变得不必要。这致使制造步骤的数量的减少，且进一步有助于增厚栅绝缘膜GI1，且由此增加晶体管TR1的击穿电压。因此，可更稳定地执行诸如形成操作的操作。此外，I/O晶体管通常具有长于第二晶体管的栅长度。即使在层叠区LR1从与插塞PR1重叠的位置偏移时，也可抑制整个存储器单元面积的增加。
在图1和图2中所示的示例中，设置下电极LE1、中间层ML1以及上电极UE1以便防止层叠区LR1在平面图中与插塞PR1重叠。这确保降低由于插塞PR1造成的不规则对层叠区LR1的影响，使得能够有效抑制半导体器件SE1的特性变化。
当如图2中所示，层叠区LR1在平面图中没有与插塞PR1重叠时，层叠区LR1和插塞PR1之间在平行于衬底SUB的平面的平面方向上的最小距离Dmin没有特别限制。但是其例如可被设定为10nm或更大但不大于500nm。这能提供减小尺寸的半导体器件SE1，同时确保抑制中间层ML1受到归因于插塞PR1的不规则的影响。
图4是示出图1中所示的半导体器件SE1的变型例的截面图。图5是示出图4中所示的半导体器件SE1的平面图。图5示出下电极LE1、层叠区LR1、插塞PR1以及栅电极GE1之中的位置关系。
图4和5示出设置下电极LE1、中间层ML1以及上电极UE1以便层叠区LR1的一部分在平面图中与插塞PR1的一部分重叠的情况。在这种情况下，设置下电极LE1、中间层ML1以及上电极UE1以便层叠区LR1的另一部分不与插塞PR1重叠且插塞PR1的另一部分不与层叠区LR1重叠。而且，在这个变型例中，与整个层叠区LR1与插塞PR1重叠或者整个插塞PR1与层叠区LR1重叠的情况相比，可减小层叠区LR1受到归因于插塞PR1的不规则的影响。此外，通过使层叠区LR1的一部分与插塞PR1的一部分重叠，由此获得的半导体器件具有能更有效被抑制增大的面积。此外，因为允许层叠区LR1与插塞PR1重叠，因此变得容易增大层叠区LR1的面积，且由此稳定存储器元件ME1的操作性能。
图6是示出图1中所示的半导体器件SE1的变型例的截面图，且该所示的示例不同于图4和5中所示的示例。图6示出设置中间层ML1以便也在与插塞PR1重叠的区域中邻接下电极LE1的情况。设置中间层ML1以便与下电极LE1的整个上表面接触。而且在本变型例中，例如，下电极LE1和中间层ML1可形成为具有相同的形状。因为可同时处理下电极LE1和中间层ML1，因此可减少制造步骤的数量。
在本变型例中，层间绝缘膜II1和中间层ML1上具有绝缘层IL1，其具有在其下端处暴露中间层ML1的开口部OP1。上电极UE1邻接开口部OP1中的中间层ML1。因此仅在开口部OP1下设置中间层ML1的层叠区LR1。
以下将说明制造半导体器件SE1的方法。
图7A和7B至9A和9B是示出制造图1中所示的半导体器件SE1的方法的截面图。首先，元件隔离区EI1形成在衬底SUB中。虽然元件隔离区EI1的结构没有特别限制，但是这个区域可具有STI(浅沟槽隔离)结构。随后，晶体管TR1形成在衬底SUB上。
例如如下形成晶体管TR1。
首先，栅绝缘膜GI1和栅电极GE1依次形成在衬底SUB上。栅绝缘膜GI1和栅电极GE1例如通过在衬底SUB上依次层叠氧化硅膜以及多晶硅膜且随后通过干法蚀刻对它们进行图案化而形成。随后，侧壁SW1形成在栅电极GE1的侧壁上。随后，通过离子注入同时利用栅电极GE1和侧壁SW1作为掩膜将杂质引入衬底SUB中而形成源漏区SD1。
随后，层间绝缘膜II1形成在衬底SUB上以便覆盖晶体管TR1。层间绝缘膜II1例如通过在衬底SUB上沉积绝缘膜且随后通过CMP(化学机械沉积)等对其平坦化而形成。随后，将要耦合至源漏区SD1的插塞PR1形成在层间绝缘膜II1中。插塞PR1例如通过在层间绝缘膜II1中设置的接触孔中以及层间绝缘膜II1上沉积W且随后通过CMP去除接触孔外部沉积的W而形成。
随后，至少插塞PR1的上表面经历借助Ar的等离子体处理。这使得能去除插塞PR1的上表面上的氧化膜，且由此改善插塞PR1和下电极LE1之间的耦合可靠性。
随后，将要耦合至插塞PR1的下电极LE1形成在层间绝缘膜II1上以及插塞PR1上。例如可通过对层间绝缘膜II1上通过溅射或CVD(化学气相沉积)形成的导电膜进行图案化而获得下电极LE1。因此能获得具有优良的表面平坦度的下电极LE1。例如通过借助由光刻形成的抗蚀剂掩膜的干法蚀刻执行导电膜的图案化。因此，获得图7A中所示的结构。
随后，绝缘层IL1形成在层间绝缘膜II1以及下电极LE1上。绝缘层IL1例如通过CVD形成。随后，图案化绝缘层IL1以形成下电极LE1从其下端暴露的开口部OP1。执行绝缘层IL1的图案化以便防止开口部OP1的至少一部分在平面图中与插塞PR1重叠并防止插塞PR1的至少一部分在平面图中与开口部OP1重叠。此外，例如通过借助由光刻形成的抗蚀剂掩膜的干法蚀刻执行绝缘层IL1的图案化。
因此，可获得图7B中所示的结构。
随后，依次在绝缘层IL1上形成中间层ML1以及上电极UE1。中间层ML1形成为在开口部OP1处邻接下电极LE1。
在本实施例中，例如可如下形成中间层ML1以及上电极UE1。首先，构成中间层ML1的金属氧化膜形成在绝缘层IL1上以及从开口部OP1暴露的下电极LE1上。例如通过溅射或CVD形成金属氧化膜。例如通过形成金属膜且随后使得到的金属膜经历等离子体氧化处理或热氧化处理而形成金属氧化膜。随后，用于构成上电极UE1的导电膜形成在金属氧化膜上。例如通过溅射或CVD形成导电膜。随后，同时图案化金属氧化膜以及导电膜以形成依次层叠的中间层ML1和上电极UE1。在这种情况下，中间层ML1和上电极UE1在平面图中具有相同的形状。例如通过借助由光刻形成的抗蚀剂掩膜的干法蚀刻图案化金属氧化膜和导电膜。
因此，形成如图8A中所示的结构。
随后，绝缘层IL2形成在上电极UE1上。绝缘层IL2例如通过CVD形成在上电极UE1以及绝缘层IL1上。随后，层间绝缘膜II2沉积在绝缘层IL2上。例如通过CVD执行层间绝缘膜II2的沉积。因此可获得图8B中所示的结构。
随后，通过CMP等平坦化层间绝缘膜II2。因此可获得图9A中所示的结构。
随后，形成贯穿层间绝缘膜II2以及绝缘层IL2的过孔。在本实施例中，形成多个过孔以便某些过孔耦合至上电极UE1且另外的过孔耦合至插塞PR1。随后，在过孔中形成插塞PR2。例如通过在过孔中以及在层间绝缘膜II2上依次沉积由W或Cu制成的阻挡金属膜和导电膜且随后通过CMP去除位于过孔外部的阻挡金属膜和导电膜而形成插塞PR2。
因此，可获得图9B中所示的结构。
随后，层间绝缘膜II3形成在层间绝缘膜II2上。随后，布线IC1形成在层间绝缘膜II3中。布线IC1形成为它们中的至少一些耦合至插塞PR2。布线IC1例如可通过镶嵌工艺形成。在这种情况下，通过采用电镀方法在层间绝缘膜II1中形成的开口部中沉积Cu膜而形成布线IC1。
随后，例如由层间绝缘膜和布线组成的多个布线层形成在层间绝缘膜II3上。因此，形成多层布线结构。在本实施例中，例如以上述方式制造图1中所示的半导体器件SE1。
(第二实施例)
图10是示出根据第二实施例并对应于第一实施例中的图1的半导体器件SE2的截面图。半导体器件SE2与半导体器件SE1的不同之处在于存储器元件ME1设置在其中具有布线IC1的布线层上。
根据第二实施例的半导体器件SE2配备有在第一方向上延伸的布线IC1、下电极LE1、中间层ML1以及上电极UE1。下电极LE1设置在布线IC1上并耦合至布线IC1。中间层ML1设置在下电极LE1上并由金属氧化物制成。上电极UE1设置在中间层ML1上。中间层ML1具有邻接下电极LE1和上电极UE1的层叠区LR1。层叠区LR1不与布线IC1的至少一边重叠且层叠区的至少一部分不与布线IC1重叠。
术语“层叠区LR1不与布线IC1的至少一边重叠”是指其不与在第一方向上延伸的布线IC1所具有的且平行于第一方向的两边中的至少一边重叠。因此该术语包括层叠区与平行于第一方向的两边中的一边重叠且不与另一边重叠的情况；以及层叠区不与平行于第一方向的两边中的任一边重叠的情况。
如上所述，当构成存储器元件的MIM结构下具有布线时，中间层的厚度会由于归因于布线的不规则而变得不均匀。归因于布线的不规则的示例包括由于金属材料的掩埋失败而产生的空隙，或布线表面的腐蚀或由于布线表面的腐蚀而产生的小丘。虽然通过控制从上一步骤完成至下一步骤开始的排队时间限制(Q时间)等来试图减小它们，但是有时难以完全消除它们。特别是在Cu布线中，由于阻挡金属膜和Cu膜之间的去除速度差，而在阻挡金属膜和Cu膜之间产生台阶差。因此需要降低归因于这种布线的不规则对MIM结构的影响。
在根据本实施例的半导体器件SE2中，层叠区LR1不与布线IC1的至少一边重叠，且层叠区的至少一部分不与布线IC1重叠。这意味着将构成存储器元件ME1的中间层ML1的层叠区LR1形成为使其平面位置从与布线IC1重叠的位置偏移。与整个层叠区LR1与布线IC1重叠或层叠区LR1与布线IC1的两边重叠的情况相比，这就能减小归因于布线IC1的不规则对层叠区LR1的影响。因此，层叠区LR1中的中间层ML1可具有改善的均匀厚度。因此，根据本实施例，由此制造的半导体器件SE1可具有较少的特性变化。
在根据本实施例的半导体器件SE2中，如图10中所示，存储器元件ME1可形成在其中具有用于在布线层之间耦合的通孔插塞的层中。这抑制由于存储器元件ME1的形成而造成的衬底SUB和形成在衬底SUB上的第一层布线(M1布线)之间的距离或者彼此相邻的两个布线层之间的距离的增大。因此可提高除设置存储器元件ME1的电路区之外的电路区中的操作速度。此外，可使其它电路区中的操作速度等于不具有存储器元件ME1的半导体器件的操作速度。这可增强具有存储器元件ME1以及不具有存储器元件ME1的半导体器件之间的电路设计的兼容性。
此外，可防止由于存储器元件ME1的形成而造成的接触插塞和通孔插塞之间的耦合或通孔插塞和通孔插塞之间的耦合。因此，可减小由于插塞之间的耦合造成的诸如电阻或电容的参数的变化。
以下将详细说明半导体器件SE2的构造。
衬底SUB、晶体管TR1、层间绝缘膜II1、以及插塞PR1例如可具有类似于第一实施例的构造。类似于第一实施例，半导体器件SE1可配备有具有比晶体管TR1(第一晶体管)的栅绝缘膜薄的栅绝缘膜的第二晶体管。
在根据本实施例的半导体器件SE2中，存储器元件ME1设置在其中具有布线IC1的布线层上。布线IC1例如由主要由Cu组成的多晶体制成。在这种情况下，布线IC1例如通过采用镶嵌工艺而形成在层间绝缘膜II2中。布线IC1可由Al，W等制成。
图10示出设置在层间绝缘膜II1上形成的层间绝缘膜II2中的布线IC1。层间绝缘膜II1和其中具有布线IC1的层间绝缘膜II2在它们之间可还具有各由层间绝缘膜和布线组成的一个或多个其它布线层。
下电极LE1设置在层间绝缘膜II2以及布线IC1上以便耦合至布线IC1。除此之外，下电极LE1可形成为例如具有类似于第一实施例的构造。这意味着下电极LE1例如包含第一实施例中示例的第一金属材料。
在层间绝缘膜II2以及下电极LE1上，形成绝缘层IL1，其具有在其下端暴露下电极LE1的开口部OP1。因此中间层ML1在开口部OP1处邻接下电极LE1并具有开口部OP1中的层叠区LR1。开口部OP1可形成为不与布线IC1的至少一边重叠且开口部的至少一部分不与布线IC1重叠。除这点之外，绝缘层IL1可形成为例如具有类似于第一实施例的构造。
设置中间层ML1以便邻接下电极LE1和上电极UE1的层叠区LR1不与布线IC1的至少一边重叠，且层叠区的至少一部分不与布线IC1重叠。如上所述，这种构造可例如通过形成其中将要形成层叠区LR1的开口部OP1而实现。
除此之外，中间层ML1可形成为例如具有类似于第一实施例的构造。具体来说，中间层ML1包含第一实施例中示例的材料不同于第一金属材料的第二金属材料。中间层ML1的层叠区LR1的至少一部分例如与构成晶体管TR1的栅电极GE1重叠。
上电极UE1例如可形成为具有类似于第一实施例的构造。具体来说，上电极UE1例如在平面图中可具有与中间层ML1相同的形状。上电极UE1上例如可具有如第一实施例中的绝缘层IL2。
绝缘层IL2上具有层间绝缘膜II3。层间绝缘膜II3中具有贯穿层间绝缘膜II3和绝缘层IL2的插塞PR2。多个插塞PR2中的某些插塞PR2耦合至上电极UE1且另外的插塞PR2耦合至插塞PR1。除此之外，插塞PR2可形成为如同第一实施例。
层间绝缘膜II3上具有层间绝缘膜II4。层间绝缘膜II4例如由SiO2或SiOC制成。层间绝缘膜II4中例如具有布线IC2。设置多个布线IC2中的至少一些布线IC2以便耦合至插塞PR2。对于布线PR2，例如可采用通过镶嵌工艺形成的Cu布线。布线IC2可由W、Al等制成。与第一实施例相同，层间绝缘膜II3上可具有各包括层间绝缘膜和布线的多个布线层(未示出)。
在图10中所示的示例中，设置下电极LE1、中间层ML1以及上电极UE1以便层叠区LR1不与布线IC1重叠。可确保减小归因于布线IC1的不规则而对层叠区LR1造成的影响。因此可提供具有有效抑制特性变化的半导体器件SE2。
图11是示出图10中所示的半导体器件SE2的变型例的截面图。
图11示出其中层叠区LR1与布线IC1的一边重叠且与布线IC1部分重叠的示例。在这种情况下，层叠区LR1与在第一方向上延伸的布线IC1的在第一方向上彼此平行的两边中的一边重叠，同时其不与另一边重叠。层叠区LR1的一部分与布线IC1重叠，但是另外的部分不与布线IC1重叠。而且在本变型例中，与整个层叠区LR1与布线IC1重叠或层叠区LR1与布线IC1的两边重叠的情况相比，可减小归因于布线IC1的不规则对层叠区LR1的影响。此外，通过使层叠区LR1的一部分与布线IC1的一部分重叠，可有效抑制半导体器件SE2的面积的增加。此外，允许层叠区LR1与布线IC1之间的重叠，使得能容易增大层叠区LR1的面积，且由此稳定存储器元件ME1的操作性能。
图12是示出图10中所示的半导体器件SE2的变型例的截面图且示出不同于图11的示例。如图12中所示，半导体器件SE2可进一步配备有绝缘层IL3。绝缘层IL3例如设置在层间绝缘膜II2以及布线IC2上。换言之，绝缘层IL3设置在下电极LE1下以便覆盖布线IC1。这种构造可确保抑制布线IC1的表面在诸如下电极LE1的加工的加工过程中被干法蚀刻气体等腐蚀。因此，由此获得的半导体器件SE2可具有提高的可靠性。
绝缘层IL3具有在其下端暴露布线IC1的开口部OP2。因此下电极LE1邻接开口部OP2处的布线IC1。因此，电压可通过布线IC1提供至下电极LE1。
制造根据本实施例的半导体器件SE2的方法具有在形成插塞PR1的步骤之后，但是在形成下电极LE1的步骤之前形成层间绝缘膜II2和布线IC1的步骤。除此之外，制造半导体器件SE2的方法可执行为与制造第一实施例中的半导体器件SE1的方法相同。
本实施例也可具有类似于第一实施例的优点。
(第三实施例)
图13是示出根据第三实施例并对应于第一实施例中的图1的半导体器件SE3的截面图。除中间层ML1以及上电极UE1的构造之外，根据本实施例的半导体器件SE3类似于根据第一实施例的半导体器件SE1。
以下将具体说明根据本实施例的半导体器件SE3的构造以及制造半导体器件SE3的方法。
在根据本实施例的半导体器件SE3中，上电极UE1由形成在层间绝缘膜II2中的插塞PR2组成。因为因此能同时形成上电极UE1和插塞PR2，因此可减少制造步骤的数量。图13示出在绝缘层IL2上形成其中具有多个插塞PR2的层间绝缘膜II2的示例。在这些插塞PR2中，位于下电极LE1上的某些插塞PR2用作上电极UE1。
上电极UE1例如由与插塞PR2相同的材料制成。
中间层ML1例如设置在构成上电极UE1的插塞PR2的侧表面和底表面上。换言之，中间层ML1形成在层间绝缘膜II2中形成并由上电极UE1填充的过孔的侧表面和底表面上。这能使得中间层ML1与上电极UE1一起处理。
在本实施例中，中间层ML1在其设置在上电极UE1的底表面上的一部分处邻接下电极LE1以及上电极UE1并具有层叠区LR1。
以下将说明制造半导体器件SE3的方法。
图14A和14B至16A和16B是示出制造图13中所示的半导体器件SE3的方法的截面图。首先在衬底SUB中及其上形成元件隔离区EI1和晶体管TR1。然后，层间绝缘膜II1形成在衬底SUB上。随后，插塞PR1形成在层间绝缘膜II1中。随后，将要耦合插塞PR1的下电极LE1形成在层间绝缘膜II1上。随后，绝缘层IL2形成在下电极LE1上。这些步骤可类似于图7A和7B中所示的制造半导体器件SE1的步骤而执行。随后，层间绝缘膜II2形成在绝缘层IL2上。例如通过平坦化，通过CMP等，通过CVD沉积绝缘膜而形成层间绝缘膜II2。
因此可获得图14A中所示的结构。
随后，形成贯穿层间绝缘膜II2以及绝缘层IL2的开口部OP3。在本实施例中，形成多个开口部OP3以便某些开口部OP3耦合至下电极LE1且另外的开口部OP3耦合至插塞PR1。
因此，可获得图14B中所示的结构。
随后，构成中间层ML1的金属氧化膜MO1形成在层间绝缘膜II2，开口部OP3的侧表面以及开口部OP3的底表面上。例如通过CVD或ALD(原子层沉积)形成金属氧化膜MO1。
因此，可获得图15A中所示的结构。
随后，选择性去除金属氧化膜MO1以在下电极LE1上形成的各个开口部OP3的侧表面和底表面上保留其一部分。此时，可去除金属氧化膜MO1以便保留形成在层间绝缘膜II2上并位于下电极LE1上的各个开口部OP3周围的金属氧化膜MO1的一部分。这能确保保留位于开口部OP3中的金属氧化膜MO1的一部分。例如通过借助由光刻形成的抗蚀剂掩膜的干法蚀刻去除金属氧化膜MO1。
因此，可获得图15B中所示的结构。
随后，在各个开口部OP3中以及层间绝缘膜II2上依次沉积阻挡金属膜(未示出)以及导电膜CF1。导电膜CF1例如是W膜。例如通过CVD沉积阻挡金属膜以及导电膜CF1。
因此，可获得图16A中所示的结构。
随后，通过CMP去除位于开口部OP3外部的阻挡金属膜，导电膜CF1以及金属氧化膜MO1。通过这种处理，中间层ML1以及上电极UE1形成在位于下电极LE1上的各个开口部OP3中，同时插塞PR2形成在各个另外的开口部OP3中。
因此，可获得图16B中所示的结构。
随后，层间绝缘膜II3以及布线IC2形成在层间绝缘膜II2上。这个步骤可以与第一实施例相同地执行。在本实施例中，例如以这种方式制造图13中所示的半导体器件SE3。
本实施例也可具有类似于第一实施例的优点。
(第四实施例)
图17是示出根据第四实施例并对应于第一实施例中的图1的半导体器件SE4的截面图。半导体器件SE4具有衬底SUB上的第一层布线中设置的布线IC1(M1布线)上的插塞PR2，且这些插塞上具有存储器元件ME1。因此，在本实施例中，设置下电极LE1、中间层ML1以及上电极UE1以便层叠区LR1的至少一部分不与各个插塞PR2重叠，且各个插塞PR2的一部分不与层叠区LR重叠。
以下将详细说明半导体器件SE4的构造。
在图17中所示的示例中，形成在层间绝缘膜II1上的层间绝缘膜II2上具有布线IC1。例如设置布线IC1的至少一部分以便耦合至插塞PR1。层间绝缘膜II2以及布线IC1可分别具有类似于第一实施例中的层间绝缘膜II3以及布线IC1的构造。衬底SUB、晶体管TR1、层间绝缘膜II1以及插塞PR1可例如分别具有类似于第一实施例的构造。
层间绝缘膜II2以及布线IC1上具有依次层叠的绝缘层IL4以及层间绝缘膜II3。绝缘层IL4例如由SiC、SiCN或SiN制成。层间绝缘膜II3例如由SiO2或SiOC制成。层间绝缘膜Ii3中具有贯穿层间绝缘膜II3以及绝缘层IL4的插塞PR2。多个插塞PR2的至少一些插塞PR2耦合至布线IC1。插塞PR2各由例如阻挡金属膜以及Cu或W制成的导电膜的层叠膜组成。
其中具有布线IC1的层间绝缘膜II2以及其中具有插塞PR2的层间绝缘膜II3之间具有各由层间绝缘膜以及布线组成的一个或多个其它布线层。
下电极LE1设置在层间绝缘膜II3上以及插塞PR2上，且耦合至插塞PR2。绝缘层IL1、中间层ML1、上电极UE1以及绝缘层IL2依次设置在下电极LE1上。下电极LE1、中间层ML1、上电极UE1、绝缘层IL1以及绝缘层IL2例如可各具有类似于第一实施例的构造。
在本实施例中，设置下电极LE1、中间层ML1以及上电极UE1以便层叠区LR1的至少一部分不与各个插塞PR2重叠且各个插塞PR2的至少一部分不与层叠区LR1重叠。
绝缘层IL2上具有层间绝缘膜II4。层间绝缘膜II4中具有贯穿层间绝缘膜II4以及绝缘层IL2的插塞PR3。层间绝缘膜II4以及插塞PR3可分别具有类似于第一实施例中的层间绝缘膜II2以及插塞PR2的构造。
层间绝缘膜II4上具有层间绝缘膜II5以及布线IC3。层间绝缘膜II5以及布线IC3可分别具有类似于第一实施例中的层间绝缘膜II3以及布线IC1的构造。
图18是示出图17中所示的半导体器件SE4的变型例的截面图。
如图18中所示，半导体器件SE4可还具有绝缘层IL5。例如再层间绝缘膜II3上且下电极LE1下设置绝缘层IL5。这能确保抑制不耦合至下电极LE1的插塞PR的表面再下电极LE1的加工时损坏。因此，由此获得的半导体器件SE4具有提高的可靠性。绝缘层IL5例如由SiCN,SiN或SiC制成。绝缘层IL5具有在其下端暴露插塞PR2的开口部OP4。因此下电极LE1能在开口部OP4处与插塞PR2接触。
本实施例也可产生类似于第一实施例的优点。
已经根据某些实施例具体说明了本发明人提出的本发明。毋容质疑的是本发明不限于这些实施例，而是可在不脱离本发明主旨的情况下以各种方式加以改变。

Claims (20)

1.一种半导体器件，包括：
形成在第一层间绝缘膜中的第一插塞；
设置在所述第一插塞上并且耦合至所述第一插塞的下电极；
设置在所述下电极上并且具有金属氧化物的中间层；以及
设置在所述中间层上的上电极，
其中所述中间层具有邻接所述下电极和所述上电极的层叠区，
其中所述层叠区的至少一部分不与所述第一插塞重叠，并且
其中所述第一插塞的至少一部分不与所述层叠区重叠。
2.根据权利要求1所述的半导体器件，还包括：
设置在所述下电极上并且具有开口部的绝缘层，所述开口部在其下端暴露所述下电极，
其中所述中间层在所述开口部处邻接所述下电极。
3.根据权利要求1所述的半导体器件，
其中所述上电极和所述中间层在平面图中具有相同的形状。
4.根据权利要求1所述的半导体器件，还包括：
耦合至所述下电极的第一晶体管，
其中所述层叠区的至少一部分与构成所述第一晶体管的栅电极重叠。
5.根据权利要求1所述的半导体器件，还包括：
耦合至所述下电极的第一晶体管以及具有比所述第一晶体管的栅绝缘膜薄的栅绝缘膜的第二晶体管。
6.根据权利要求1所述的半导体器件，
其中所述层叠区不与所述第一插塞重叠。
7.根据权利要求1所述的半导体器件，
其中所述下电极包含第一金属材料，并且
其中所述中间层包含不同于所述第一金属材料的第二金属材料。
8.根据权利要求7所述的半导体器件，
其中所述第一金属材料是Ru、Pt、Ti、W或Ta、或包含它们中的任意两种或更多种的合金。
9.根据权利要求1所述的半导体器件，
其中所述第一插塞具有W。
10.根据权利要求1所述的半导体器件，还包括：
设置在所述下电极上的第二层间绝缘膜；以及
形成在所述第二层间绝缘膜中的第二插塞，
其中所述上电极具有所述第二插塞。
11.根据权利要求10所述的半导体器件，
其中所述中间层设置在所述第二插塞的侧表面和底表面上。
12.一种半导体器件，包括：
在第一方向上延伸的布线；
设置在所述布线上并且耦合至所述布线的下电极；
设置在所述下电极上并且具有金属氧化物的中间层；以及
设置在所述中间层上的上电极，
其中所述中间层具有邻接所述下电极以及所述上电极的层叠区，并且
其中所述层叠区不与所述布线的至少一边重叠，并且所述层叠区的至少一部分不与所述布线重叠。
13.根据权利要求12所述的半导体器件，还包括：
设置在所述下电极上并且具有第一开口部的第一绝缘层，所述第一开口部在其下端暴露所述下电极，
其中所述中间层在所述第一开口部处邻接所述下电极。
14.根据权利要求12所述的半导体器件，
其中所述上电极和所述中间层在平面图中具有相同的形状。
15.根据权利要求12所述的半导体器件，还包括：
耦合至所述下电极的第一晶体管，
其中所述层叠区的至少一部分与构成所述第一晶体管的栅电极重叠。
16.根据权利要求12所述的半导体器件，还包括：
耦合至所述下电极的第一晶体管以及具有比所述第一晶体管的栅绝缘膜薄的栅绝缘膜的第二晶体管。
17.根据权利要求12所述的半导体器件，
其中所述层叠区不与所述布线重叠。
18.根据权利要求12所述的半导体器件，还包括：
设置在所述下电极下、覆盖所述布线并且设置有第二开口部的第二绝缘层，所述第二开口部在其下端暴露所述布线，
其中所述下电极在所述第二开口部处邻接所述布线。
19.根据权利要求12所述的半导体器件，
其中所述下电极包含第一金属材料，并且
其中所述中间层包含不同于所述第一金属材料的第二金属材料。
20.根据权利要求12所述的半导体器件，
其中所述布线具有多晶体，所述多晶体具有Cu作为其主要成分。
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