CN104947085B - 掩膜的沉积方法、掩膜及半导体器件的刻蚀方法 - Google Patents
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Abstract
本申请公开了一种掩膜的沉积方法、掩膜及半导体器件的刻蚀方法。其中，该沉积方法包括以下步骤：沉积步骤，向反应室通入待反应气体，并打开等离子发生器，以在半导体基材上沉积所述掩膜；以及等离子处理步骤，停止通入待反应气体，在等离子体发生器保持打开状态下，抽空反应室，通入非反应气体以对掩膜进行等离子处理；重复进行沉积步骤和等离子处理步骤多次以形成所需掩膜。上述方法中通过在保持等离子发生器处于打开状态下将反应室中气体将更换为非反应气体，以终止沉积反应，避免了在掩膜表面上残留待反应气体的化学键团而形成的成核中心，从而提高了所形成掩膜的质量。
Description
技术领域
本申请涉及半导体集成电路制作技术领域，具体而言，涉及一种掩膜的沉积方法、该方法形成的掩膜及半导体器件的刻蚀方法。
背景技术
在半导体器件的刻蚀过程中，为了避免待刻蚀半导体器件因刻蚀过程受到损坏，通常需要先在待刻蚀器件上形成一层图形化的掩膜结构，然后依照掩膜结构中的图形刻蚀待刻蚀器件，形成所需半导体器件。例如，在互连层的制作过程中，通常在介质层上依次形成TiN硬掩膜和SiO2掩膜以避免介质层在后续的刻蚀工艺受到损害，然后再刻蚀介质层形成通孔，并在通孔内填充金属层形成互连层。
上述掩膜的沉积方法主要有化学气相沉积或溅射等。其中，等离子增强化学气相沉积法（PECVD）具有沉积温度低、沉积速率快以及成膜质量好等优点，成为最常用的掩膜沉积方法之一。该方法是在打开等离子发生器的情况下，利用等离子体化学活性很强，易于发生反应的特点，在半导体基材上沉积形成掩膜。目前，采用等离子增强化学气相沉积法沉积掩膜的步骤通常包括：步骤S1，向反应室通入待反应气体，并打开等离子发生器，以在半导体基材上沉积掩膜；步骤S2，停止通入待反应气体，并关闭等离子发生器，以形成厚度均匀的一层掩膜；重复进行上述步骤S1和S2多次以形成所需掩膜。
在上述采用PECVD沉积掩膜的过程中，需要采用多次沉积以形成厚度均匀的掩膜，且每次沉积步骤均有打开和关闭等离子发生器的步骤。由于等离子的供应是沉积反应进行的前提条件，因此关闭等离子发生器后上述沉积步骤中的沉积过程会突然停止。然而，此时反应室中所形成的掩膜表面上还有很多待反应气体的化学键团，从而在掩膜表面形成成核中心。在后续的沉积步骤中，在成核中心上的沉积速率会高于其他位置上的沉积速率，从而在沉积形成的掩膜中形成凸起等缺陷，进而降低所形成半导体器件的性能。
发明内容
本申请旨在提供一种掩膜的沉积方法、掩膜及半导体器件的刻蚀方法，以减少掩膜的沉积过程中产生的缺陷。
本申请提供了一种掩膜的沉积方法，包括以下步骤：沉积步骤，向反应室通入待反应气体，并打开等离子发生器，以在半导体基材上沉积掩膜；以及等离子处理步骤，停止通入待反应气体，在等离子发生器保持打开状态下，抽空反应室，通入非反应气体以对掩膜进行等离子处理；重复进行沉积步骤和等离子处理步骤多次以形成所需掩膜。
进一步地，在上述沉积方法中重复沉积步骤和等离子处理步骤4次以形成所需掩膜。
进一步地，在上述沉积方法的等离子处理步骤中反应室内压力低于沉积步骤中反应室内压力。
进一步地，在上述沉积方法的沉积步骤中反应室内压力为1～15torr，等离子处理步骤中反应室内压力为1～3torr。
进一步地，在上述沉积方法的等离子处理步骤中处理时间不少于1秒，优选为1～15秒。
进一步地，在上述沉积方法的沉积步骤中沉积掩膜的时间为1～10秒，优选为1～3秒。
进一步地，在上述沉积方法中掩膜为含硅薄膜。
进一步地，在上述沉积方法中含硅薄膜为SiO2，待反应气体包括硅前驱体和氧气；含硅薄膜为SiN，待反应气体包括硅前驱体和氨气；含硅薄膜为SiON，待反应气体包括硅前驱体、氨气和氧气。
进一步地，在上述沉积方法中硅前驱体选自硅烷、三甲基硅烷或四甲基硅烷。
进一步地，在上述沉积方法中非反应气体选自He、N2和N2O中的一种或多种。
本申请还提供了一种掩膜，该掩膜由本申请上述的掩膜的沉积方法制作而成。
本申请还提供了一种半导体器件的刻蚀方法，包括在待刻蚀器件上形成图形化掩膜，以及依照掩膜中图形刻蚀待刻蚀器件的步骤，其中形成图形化掩膜结构的步骤包括采用上述掩膜的沉积方法制作掩膜的步骤。
应用本申请提供的技术方案，在每次沉积步骤之后，通过在保持等离子发生器处于打开状态下将反应室中气体将更换为非反应气体，以终止沉积反应，该过程避免了在所形成的掩膜表面上残留待反应气体的化学键团而形成的成核中心，从而减少了掩膜中由于等离子发生器的关闭引起的缺陷，进而提高了所形成掩膜的质量。同时，通过采用非反应气体对掩膜进行等离子处理能够刻蚀分解掩膜表面上的残留化学键团，从而进一步减少了在所形成的掩膜表面上残留待反应气体的化学键团形成的成核中心，进而进一步提高了所形成掩膜的质量。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了本申请实施方式所提供的掩膜的沉积方法的流程示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考具体实施方式来详细说明本申请。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
正如背景技术中所介绍的，在采用PECVD沉积掩膜时会在掩膜中产生缺陷，进而降低所形成半导体器件的性能。本申请的发明人针对上述问题进行研究，提出了一种掩膜的沉积方法。如图1所示，该沉积方法包括以下步骤：沉积步骤，向反应室通入待反应气体，并打开等离子发生器，以在半导体基材上沉积掩膜；以及等离子处理步骤，停止通入待反应气体，在等离子发生器保持打开状态下，抽空反应室，通入非反应气体以对掩膜进行等离子处理；重复进行沉积步骤和等离子处理步骤多次以形成所需掩膜。在实际操作中，上述等离子发生器优选为射频发生器。
上述方法通过在每次沉积步骤之后，在保持等离子发生器处于打开状态下将反应室中气体更换为非反应气体，以终止沉积反应，该过程避免了在所形成的掩膜表面上残留待反应气体的化学键团而形成的成核中心，从而减少了掩膜中由于等离子发生器的关闭引起的缺陷，提高了所形成掩膜的质量。同时，通过采用非反应气体对掩膜进行等离子处理能够刻蚀分解掩膜表面上的残留化学键团，从而进一步减少了成核中心的形成，进而进一步提高了所形成掩膜的质量。
上述沉积步骤和等离子处理步骤的重复次数可以根据掩膜的厚度需求进行设定。在一种优选实施方式中，重复沉积步骤和等离子处理步骤3至8次以形成所需薄膜，优选地，重复沉积步骤和等离子处理步骤4次以形成所需薄膜。此时，沉积形成的掩膜的厚度均匀，有利于后续工艺步骤的进行，进而提高所形成掩膜的质量。
上述等离子处理步骤中反应室内压力采用常规工艺参数即可。在一种优选实施方式中，上述等离子处理步骤中反应室内压力低于沉积步骤中反应室内压力。此时，所产生的等离子体更加稳定，有利于进一步减少所形成掩膜中的缺陷，并进一步提高掩膜的质量。更优选地，等离子处理步骤中反应室内压力为1～3torr，沉积步骤中反应室内压力为1～15torr。在上述条件下能够尽可能减少形成的掩膜中的缺陷，从而进一步提高掩膜的质量。
上述等离子处理步骤中，非反应气体采用不与掩膜发生反应的气体即可。在一种优选实施方式中，非反应气体选自He、N2和N2O中的一种或多种。此时，所形成的等离子体更加均匀稳定，有利于提高所形成掩膜的质量，进而提高所形成掩膜的质量。
在上述等离子处理步骤中，等离子处理的时间采用常规时间范围即可。在一种优选实施方式中，等离子处理时间不少于1秒，更优选为1～15秒。将等离子处理时间控制在上述时间范围内，能够尽可能减少形成的掩膜中的缺陷，从而进一步提高掩膜的质量。与此同时，在上述沉积步骤中，沉积掩膜的时间也可以根据常规沉积时间进行设定。在一种优选实施方式中，沉积掩膜的时间为1～10秒，更优选为1～15秒。将沉积掩膜的时间控制在上述时间范围内能够形成厚度均匀的掩膜，从而有利于后续工艺步骤的进行，进而提高所形成掩膜的质量。
本申请所提供的上述掩膜的沉积方法适用于任意掩膜材料。其中，尤其优选掩膜为含硅薄膜。上述含硅薄膜可以为SiO2、SiN或SiON。当含硅薄膜为SiO2，待反应气体包括硅前驱体和氧气；当含硅薄膜为SiN，待反应气体包括硅前驱体和氨气；当含硅薄膜为SiON，待反应气体包括硅前驱体、氨气和氧气。上述硅前驱体可以为本领域中常见的硅前驱体，优选地，上述硅前驱体选自硅烷、三甲基硅烷或四甲基硅烷。
以SiO2掩膜为例，采用上述沉积方法形成SiO2掩膜时，一种可选的实施方式中，包括以下步骤：沉积步骤，向反应室通入硅前驱体和氧气，并打开等离子发生器，以在半导体基材上沉积SiO2掩膜，其中硅前驱体的流量为50～2000sccm，氧气的流量为100～3000sccm，射频功率为10～100W，反应室内压力为1～15torr，沉积时间为1～10s；等离子处理步骤，停止通入上述硅前驱体和氧气，在等离子发生器保持打开状态下，抽空反应室，然后通入He和N2O以对掩膜进行等离子处理，其中He的流量为300sccm，N2O的流量为300sccm，反应室内压力为1～3torr，处理时间为1～15s；重复进行沉积步骤和等离子处理步骤四次以形成所需SiO2掩膜，所形成SiO2掩膜的厚度为10～200nm。
本申请还提供了一种掩膜，该掩膜由本申请提供的掩膜沉积方法制作而成。这种掩膜中由于等离子发生器的关闭引起的缺陷得以减少，进而具有较好的掩膜质量。
本申请还提供了一种半导体器件的刻蚀方法，包括在待刻蚀器件上形成图形化掩膜，以及依照掩膜中图形刻蚀待刻蚀器件的步骤，其中，形成图形化掩膜的步骤包括采用上述掩膜的沉积方法制作掩膜的步骤。该掩膜中由于等离子发生器的关闭引起的缺陷得以减少，进而提高了所形成掩膜的质量，并提高了所形成半导体器件的性能。
下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
下面将结合实施例进一步说明本申请提供的掩膜的沉积方法。
实施例1
本实施例提供了一种SiO2掩膜的沉积方法，包括以下步骤：
沉积步骤：向反应室通入硅烷和氧气，并打开射频发生器，以在半导体基材上沉积SiO2掩膜，其中硅烷的流量为1000sccm，氧气的流量为1500sccm，射频功率为100W，反应室内压力为1torr，沉积时间为10s；
等离子处理步骤：停止通入上述硅烷和氨气，在射频发生器保持打开状态下，抽空反应室，然后通入He和N2O以对SiO2掩膜进行等离子处理，其中He的流量为300sccm，N2O的流量为300sccm，反应室内压力为1torr，处理时间为15s；
重复进行沉积步骤和等离子处理步骤四次以形成厚度为200nm的SiO2掩膜。
实施例2
本实施例提供了一种SiN掩膜的沉积方法，包括以下步骤：
沉积步骤：向反应室通入硅烷和氨气，并打开射频发生器，以在半导体基材上沉积SiN掩膜，其中硅烷的流量为1000sccm，氨气的流量为1500sccm，射频功率为100W，反应室内压力为15torr，沉积时间为1s；
等离子处理步骤：停止通入上述硅烷和氨气，在射频发生器保持打开状态下，抽空反应室，然后通入He和N2O以对SiN掩膜进行等离子处理，其中He的流量为300sccm，N2O的流量为300sccm，反应室内压力为3torr，处理时间为1s；
重复进行沉积步骤和等离子处理步骤四次以形成厚度为100nm的SiN掩膜。
实施例3
本实施例提供了一种SiON掩膜的沉积方法，包括以下步骤：
沉积步骤：向反应室通入硅烷、氨气和氧气，并打开射频发生器，以在半导体基材上沉积SiON掩膜，其中硅烷的流量为1000sccm，氨气的流量为1000sccm，氧气的流量为1000sccm，射频功率为100W，反应室内压力为5torr，沉积时间为3s；
等离子处理步骤：停止通入上述硅烷、氨气和氧气，在射频发生器保持打开状态下，抽空反应室，然后通入He和N2O以对SiON掩膜进行等离子处理，其中He的流量为300sccm，N2O的流量为300sccm，反应室内压力为2orr，处理时间为5s；
重复进行沉积步骤和等离子处理步骤四次以形成厚度为160nm的SiON掩膜。
实施例4
本实施例提供了一种SiO2掩膜的沉积方法，包括以下步骤：
沉积步骤：向反应室通入硅烷和氧气，并打开射频发生器，以在半导体基材上沉积SiO2掩膜，其中硅烷的流量为1000sccm，氧气的流量为1500sccm，射频功率为100W，反应室内压力为17torr，沉积时间为12s；
等离子处理步骤：停止通入上述硅烷和氨气，在射频发生器保持打开状态下，抽空反应室，然后通入He和N2O以对SiO2掩膜进行等离子处理，其中He的流量为300sccm，N2O的流量为300sccm，反应室内压力为5torr，处理时间为18s；
重复进行沉积步骤和等离子处理步骤六次以形成厚度为230nm的SiO2掩膜。
对比例1
本对比例提供了一种SiO2掩膜的沉积方法，包括以下步骤：
向反应室通入硅烷和氧气，并打开射频发生器，以在半导体基材上沉积SiO2掩膜，其中硅烷的流量为1000sccm，氨气的流量为1500sccm，射频功率为100W，反应室内压力为1torr，沉积时间为10s；
停止通入上述硅烷和氨气，关闭射频发生器，关闭射频发生器的时间为1～15s；
重复进行沉积步骤和等离子处理步骤四次以形成厚度为160nm的SiO2掩膜。
测试：通过SEM观察实施例1至4和对比例1中得带的掩膜中的缺陷，并计算出其缺陷密度，相关结果请见表1。
表1
| 缺陷密度（个/cm2） | |
| 实施例1 | 1.5E+2 |
| 实施例2 | 1.7E+2 |
| 实施例3 | 1.1E+2 |
| 实施例4 | 2.0E+2 |
| 对比例1 | 2.6E+4 |
从表1可以看出，对比例1中掩膜表面上的缺陷密度为2.6E+4个/cm2，而实施例1至4中掩膜表面上的缺陷密度为1.1E+2～2.0E+2个/cm2。由上述数据分析可以看出，应用本申请提供的技术方案，使得掩膜中产生的缺陷明显减少，进而提高了掩膜的质量。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：通过在每次沉积步骤之后，在保持射频发生器（等离子发生器）处于打开状态下将反应室中气体将更换为非反应气体，以终止沉积反应，该过程避免了在所形成的掩膜表面上残留待反应气体的化学键团而形成的成核中心，从而减少了掩膜中由于射频发生器（等离子发生器）的关闭引起的缺陷，进而提高了所形成掩膜的质量。同时，通过采用非反应气体对掩膜进行等离子处理能够刻蚀分解掩膜表面上的残留化学键团，从而进一步减少了在所形成的掩膜表面上残留待反应气体的化学键团形成的成核中心，进而进一步提高了所形成掩膜的质量。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (14)
1.一种掩膜的沉积方法，其特征在于，包括以下步骤：
沉积步骤：向反应室通入待反应气体，并打开等离子发生器，以在半导体基材上沉积所述掩膜；以及
等离子处理步骤：停止通入所述待反应气体，在所述等离子发生器保持打开状态下，抽空所述反应室，通入非反应气体以对所述掩膜进行等离子处理；
重复进行所述沉积步骤和等离子处理步骤多次以形成所需掩膜。
2.根据权利要求1所述的沉积方法，其特征在于，重复所述沉积步骤和等离子处理步骤4次以形成所述所需掩膜。
3.根据权利要求1所述的沉积方法，其特征在于，所述等离子处理步骤中反应室内压力低于所述沉积步骤中反应室内压力。
4.根据权利要求3所述的沉积方法，其特征在于，所述沉积步骤中反应室内压力为1～15torr，所述等离子处理步骤中反应室内压力为1～3torr。
5.根据权利要求1所述的沉积方法，其特征在于，所述等离子处理步骤中处理时间不少于1秒。
6.根据权利要求1所述的沉积方法，其特征在于，所述等离子处理步骤中处理时间为1～15秒。
7.根据权利要求5所述的沉积方法，其特征在于，所述沉积步骤中沉积掩膜的时间为1～10秒。
8.根据权利要求7所述的沉积方法，其特征在于，所述沉积步骤中沉积掩膜的时间为1～3秒。
9.根据权利要求1所述的沉积方法，其特征在于，所述掩膜为含硅薄膜。
10.根据权利要求9所述的沉积方法，其特征在于，
所述含硅薄膜为SiO2，所述待反应气体包括硅前驱体和氧气；
所述含硅薄膜为SiN，所述待反应气体包括硅前驱体和氨气；
所述含硅薄膜为SiON，所述待反应气体包括硅前驱体、氨气和氧气。
11.根据权利要求10所述的沉积方法，其特征在于，所述硅前驱体选自硅烷、三甲基硅烷或四甲基硅烷。
12.根据权利要求1所述的沉积方法，其特征在于，所述非反应气体选自He、N2和N2O中的一种或多种。
13.一种掩膜，其特征在于，所述掩膜由权利要求1至12中任一项所述的掩膜的沉积方法制作而成。
14.一种半导体器件的刻蚀方法，包括在待刻蚀器件上形成图形化掩膜，以及依照所述掩膜中图形刻蚀待刻蚀器件的步骤，其特征在于，形成所述图形化掩膜的步骤包括采用权利要求1至12中任一项所述的掩膜的沉积方法制作掩膜的步骤。
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