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CN104916575A - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

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CN104916575A CN201410088290.XA CN201410088290A CN104916575A CN 104916575 A CN104916575 A CN 104916575A CN 201410088290 A CN201410088290 A CN 201410088290A CN 104916575 A CN104916575 A CN 104916575A
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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，通过在刻蚀形成用于容置浅沟槽隔离的步骤之后、形成浅沟槽隔离的步骤之前增加使用一张掩膜进行三次离子注入的步骤，可以省略现有技术中的形成DPW、N-Drift以及P-Drift的三道掩膜工艺，因而可以减少两道掩膜工艺，有利于简化半导体器件的制造工艺，降低制造成本。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，LDMOS（Laterally Diffused Metal OxideSemiconductor；横向扩散金属氧化物半导体）由于在增益、线性度、开关性能、散热性能等方面的优势而被广泛应用于通讯类半导体器件之中。
在如图1所示，在现有的某些半导体器件中，往往需要同时具备隔离LDNMOS（iso LDNMOS；即，隔离的N型LDMOS）、非隔离LDNMOS（Non-iso LDNMOS；即，非隔离的N型LDMOS）和LDPMOS（即，普通的P型LDMOS）。此外，还可能包括其他器件，例如普通CMOS器件。
在现有技术中，采用常规LDMOS工艺制备如图1所示的半导体器件时，制备隔离LDNMOS中的深P阱（DNW）101需要一次掩膜（MASK）工艺，制备隔离LDNMOS中的深N阱（DPW）102需要一次掩膜工艺，制备隔离LDNMOS中的N型漂移区（N-Drift）103与非隔离LDNMOS中的N型漂移区（N-Drift）203需要一次掩膜工艺，制备LDPMOS中的P型漂移区（P-Drift）304需要一次掩膜工艺。也就是说，如果采用常规LDMOS工艺制备该半导体器件，需要额外增加DNW、DPW、N-Drift以及P-Drift共4次掩膜工艺，这就导致了该半导体器件的制造成本往往比较高。
为了解决现有技术中的上述技术问题，有必要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提出一种新的半导体器件的制造方法，可以节省掩膜工艺，减少工艺步骤，节省成本。
本发明实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成第一掩膜层并利用所述第一掩膜层对所述半导体衬底进行刻蚀，以在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述半导体衬底上形成在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域具有开口的第二掩膜层，通过所述第二掩膜层对所述半导体衬底依次进行三次离子注入，以在所述拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域均形成包括第一N型掺杂区、第二N型掺杂区和第一P型掺杂区的掺杂结构；
步骤S103：在所述用于容置浅沟槽隔离的沟槽内形成浅沟槽隔离。
可选地，在所述步骤S102中，所述第二掩膜层的开口的一侧暴露出部分所述第一掩膜层。
可选地，在所述步骤S102中，在进行第一次离子注入时，所注入的掺杂物包括砷，结深小于所述第一掩膜层的厚度；在进行第二次离子注入时，所注入的掺杂物包括磷；在进行第三次离子注入时，所注入的掺杂物包括硼，并且结深大于所述第一掩膜层厚度。
可选地，所述第一掩膜层包括氮化硅，所述第二掩膜层包括光刻胶。
可选地，在拟形成隔离LDNMOS的区域的所述掺杂结构中，所述第一N型掺杂区和第二N型掺杂区作为隔离LDNMOS的N型漂移区，所述第一P型掺杂区作为隔离LDNMOS的深P阱。
可选地，在拟形成非隔离LDNMOS的区域的所述掺杂结构中，所述第一N型掺杂区和第二N型掺杂区作为非隔离LDNMOS的N型漂移区。
可选地，在所述步骤S101中，在形成所述沟槽之前还包括如下步骤：
对所述半导体衬底进行离子注入以在所述半导体衬底的拟形成隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成深N阱。
可选地，在所述步骤S103之后还包括步骤S104：
在所述拟形成LDPMOS的区域形成N阱；
形成位于所述拟形成隔离LDNMOS的区域内的P阱、位于拟形成非隔离LDNMOS的区域内的P阱以及位于拟形成LDPMOS的区域内的P阱，其中，位于拟形成LDPMOS的区域内的P阱与位于拟形成LDPMOS的区域内的所述第一P型掺杂区相连接。
可选地，在拟形成LDPMOS的区域中，所述P阱与所述第一P型掺杂区作为LDPMOS的P型漂移区。
可选地，在所述步骤S104之后还包括步骤S105：
形成隔离LDNMOS、非隔离LDNMOS和LDPMOS的栅极、源极和漏极。
可选地，所述步骤S103包括：
在所述沟槽内沉积介电材料；
通过化学机械抛光法去除多余的介电材料以形成所述浅沟槽隔离。
本发明的半导体器件的制造方法，通过在刻蚀形成用于容置浅沟槽隔离的步骤之后、形成浅沟槽隔离的步骤之前增加使用一张掩膜进行三次离子注入的步骤，可以省略现有技术中的形成DPW、N-Drift以及P-Drift的三道掩膜工艺，因而可以减少两道掩膜（MASK）工艺，有利于简化半导体器件的制造工艺，降低制造成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中的一种半导体器件的结构的剖视图；
图2A至2C为本发明实施例的半导体器件的制造方法的相关步骤形成的图形的剖视图；
图3为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明实施例的半导体器件的制造方法，通过在有源区刻蚀（AA-ET）形成沟槽的步骤之后、形成浅沟槽隔离（STI HDP-DEP）的步骤之前，增加一步使用一张掩膜进行三次离子注入的工艺，可以省略现有技术中的DPW、N-Drift、P-Drift三道掩膜工艺，因此该方法相对于现有技术，可以减少两道掩膜（MASK）工艺，不仅简化了工艺，而且极大降低了制造成本。
下面，参照图2A至2C和图3来描述本发明实施例的一种半导体器件的制造方法的详细步骤。其中，图2A至2C为本发明实施例的半导体器件的制造方法的相关步骤形成的图形的剖视图；图3为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供半导体衬底100，对半导体衬底100进行离子注入以在所述半导体衬底100的拟形成隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成深N阱（DNW）。
其中，所述深N阱（DNW）包括位于拟形成隔离LDNMOS的区域（简称隔离LDNMOS区）的深N阱1001、位于拟形成LDPMOS的区域（简称LDPMOS区）的深N阱3001，如图2A所示。
示例性地，半导体衬底100为P型衬底。
步骤A2：对半导体衬底100进行刻蚀以在所述半导体衬底100的拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成用于容置浅沟槽隔离（STI）的沟槽。
其中，所述沟槽包括位于拟形成隔离LDNMOS的区域（简称隔离LDNMOS区）的沟槽101、位于拟形成非隔离LDNMOS的区域（简称非隔离LDNMOS区）的沟槽201以及位于拟形成LDPMOS的区域（简称LDPMOS区）的沟槽301，如图2A所示。
示例性地，本步骤A2可以通过如下步骤实现：
步骤A21：在半导体衬底100上形成第一掩膜层200，如图2A所示。
其中，第一掩膜层200可以为单层结构，也可以为多层结构。示例性地，掩膜层200的材料为氮化硅（SiN）。
步骤A22：利用第一掩膜层200对半导体衬底100进行刻蚀，以在所述半导体衬底100的拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成用于容置浅沟槽隔离（STI）的沟槽。
在本实施例中，经过上述步骤A1和A2，形成的图形如图2A所示。
步骤A3：在半导体衬底100上形成在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域具有开口的第二掩膜层300，通过第二掩膜层300对半导体衬底100依次进行三次离子注入（IMP），以在所述拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域均形成包括第一N型掺杂区、第二N型掺杂区和第一P型掺杂区的掺杂结构。
其中，在所述拟形成隔离LDNMOS的区域的掺杂结构包括：第一N型掺杂区1031、第二N型掺杂区1032和第一P型掺杂区1033；在所述拟形成非隔离LDNMOS的区域的掺杂结构包括：第一N型掺杂区2031、第二N型掺杂区2032和第一P型掺杂区2033；在所述拟形成LDPMOS的区域的掺杂结构包括：第一N型掺杂区3031、第二N型掺杂区3032和第一P型掺杂区3033。形成的具体结构，如图2B所示。
示例性地，在本步骤中，第二掩膜层300的开口的一侧暴露出部分第一掩膜层200，如图2B所示。其中，第二掩膜层300可以为光刻胶或其他合适的材料。在进行第一次离子注入时，所注入的掺杂物采用重原子，比如砷（As），结深要小于第一掩膜层（例如SiN）的厚度。在进行第二次离子注入时，所注入的掺杂物采用磷（P），结深可大于第一掩膜层（例如SiN）厚度，亦可小于第一掩膜层（例如SiN）厚度。在进行第三次离子注入时，所注入的掺杂物为硼（B），并且结深一定要大于第一掩膜层（例如SiN）厚度。如此设计，可以保证形成如图2B所示的掺杂结构。当然，本实施例中，也可以在本步骤之前不再保留第一掩膜层200，在本步骤中通过重新形成的掩膜实现上述离子注入过程，此处对相关实现方式并不进行限制。
在本实施例中，在拟形成隔离LDNMOS的区域的掺杂结构中的第一N型掺杂区1031和第二N型掺杂区1032相当于现有技术中的N型漂移区（N-Drift），第一P型掺杂区1033相当于现有技术中的深P阱（DPW）。在拟形成非隔离LDNMOS的区域的掺杂结构中的第一N型掺杂区2031和第二N型掺杂区2032相当于现有技术中的N型漂移区（N-Drift）。在拟形成LDPMOS的区域的掺杂结构中的第一P型掺杂区3033可以与后续形成的P阱（PW）一起实现现有技术中的P型漂移区（P-Drift）的功能，而后续形成P阱不需额外工艺，可在形成隔离LDNMOS的P阱的工艺中形成。由此可见，本实施例的半导体器件的制造方法，通过增加本步骤A3（即，增加一步使用一张掩膜进行三次离子注入的步骤），可以省略现有技术中的形成DPW、N-Drift、P-Drift的三道掩膜工艺，即，本实施例的方法相对于现有技术可以减少两道掩膜（MASK）工艺，因而可以简化工艺，降低成本。
步骤A4：在用于容置浅沟槽隔离（STI）的沟槽内形成浅沟槽隔离。其中，所述浅沟槽隔离包括位于拟形成隔离LDNMOS的区域的浅沟槽隔离104、位于拟形成非隔离LDNMOS的区域的浅沟槽隔离204以及位于拟形成LDPMOS的区域的浅沟槽隔离304，如图2C所示。
示例性地，形成浅沟槽隔离（STI）的方法为：首先，在沟槽内沉积介电材料；然后，通过CMP（化学机械抛光法）去除多余的介电材料以形成浅沟槽隔离。
步骤A5：首先，在所述拟形成LDPMOS的区域形成N阱（NW）305，其中，N阱305位于深N阱3001内。然后，在同一工艺中形成位于所述拟形成隔离LDNMOS的区域内的P阱（PW）106、位于拟形成非隔离LDNMOS的区域内的P阱（PW）206以及位于拟形成LDPMOS的区域内的P阱（PW）306，其中，位于拟形成LDPMOS的区域内的P阱（PW）306与位于拟形成LDPMOS的区域内的第一P型掺杂区3033相连接，如图2C所示。
其中，位于拟形成LDPMOS的区域内的P阱（PW）306为相对于现有技术新增加的部分，该部分与位于所述拟形成隔离LDNMOS的区域内的P阱（PW）106、位于拟形成非隔离LDNMOS的区域的P阱（PW）206在同一工艺中形成，因此不会额外增加工艺。在本实施例中，位于拟形成LDPMOS的区域内的P阱（PW）306与位于拟形成LDPMOS的区域内的第一P型掺杂区3033共同作为LDPMOS中的P型漂移区（P-Drift）。
步骤A6：形成隔离LDNMOS、非隔离LDNMOS和LDPMOS的栅极以及源极和漏极。
经过步骤A4至A6，形成的图形如图2C所示。
至此，完成了本实施例的一种半导体器件的制造方法的关键步骤的介绍。本实施例的各步骤之间，还可以包括其他可行的步骤；并且，本实施例的上述步骤中的部分步骤可以根据实际情况予以省略，此处并不进行限定。
本实施例的半导体器件的制造方法，通过在刻蚀形成用于容置浅沟槽隔离的步骤之后、形成浅沟槽隔离的步骤之前增加使用一张掩膜进行三次离子注入的步骤（即，步骤A3），可以省略现有技术中的形成DPW、N-Drift、P-Drift的三道掩膜工艺，因而相对于现有技术可以减少两道掩膜（MASK）工艺，有利于简化半导体器件的制造工艺，降低制造成本。
图3示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成第一掩膜层并利用所述第一掩膜层对所述半导体衬底进行刻蚀，以在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述半导体衬底上形成在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域具有开口的第二掩膜层，通过所述第二掩膜层对所述半导体衬底依次进行三次离子注入，以在所述拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域均形成包括第一N型掺杂区、第二N型掺杂区和第一P型掺杂区的掺杂结构；
步骤S103：在所述用于容置浅沟槽隔离的沟槽内形成浅沟槽隔离。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成第一掩膜层并利用所述第一掩膜层对所述半导体衬底进行刻蚀，以在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成用于容置浅沟槽隔离的沟槽；
步骤S102：在所述半导体衬底上形成在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域具有开口的第二掩膜层，通过所述第二掩膜层对所述半导体衬底依次进行三次离子注入，以在所述拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域均形成包括第一N型掺杂区、第二N型掺杂区和第一P型掺杂区的掺杂结构；
步骤S103：在所述用于容置浅沟槽隔离的沟槽内形成浅沟槽隔离。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第二掩膜层的开口的一侧暴露出部分所述第一掩膜层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，在进行第一次离子注入时，所注入的掺杂物包括砷，结深小于所述第一掩膜层的厚度；在进行第二次离子注入时，所注入的掺杂物包括磷；在进行第三次离子注入时，所注入的掺杂物包括硼，并且结深大于所述第一掩膜层厚度。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一掩膜层包括氮化硅，所述第二掩膜层包括光刻胶。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在拟形成隔离LDNMOS的区域的所述掺杂结构中，所述第一N型掺杂区和第二N型掺杂区作为隔离LDNMOS的N型漂移区，所述第一P型掺杂区作为隔离LDNMOS的深P阱。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在拟形成非隔离LDNMOS的区域的所述掺杂结构中，所述第一N型掺杂区和第二N型掺杂区作为非隔离LDNMOS的N型漂移区。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在形成所述沟槽之前还包括如下步骤：
对所述半导体衬底进行离子注入以在所述半导体衬底的拟形成隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成深N阱。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括步骤S104：
在所述拟形成LDPMOS的区域形成N阱；
形成位于所述拟形成隔离LDNMOS的区域内的P阱、位于拟形成非隔离LDNMOS的区域内的P阱以及位于拟形成LDPMOS的区域内的P阱，其中，位于拟形成LDPMOS的区域内的P阱与位于拟形成LDPMOS的区域内的所述第一P型掺杂区相连接。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在拟形成LDPMOS的区域中，所述P阱与所述第一P型掺杂区作为LDPMOS的P型漂移区。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：
形成隔离LDNMOS、非隔离LDNMOS和LDPMOS的栅极、源极和漏极。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：
在所述沟槽内沉积介电材料；
通过化学机械抛光法去除多余的介电材料以形成所述浅沟槽隔离。
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