CN104867871B - 半导体器件及形成其的方法 - Google Patents
半导体器件及形成其的方法 Download PDFInfo
- Publication number
- CN104867871B CN104867871B CN201510084863.6A CN201510084863A CN104867871B CN 104867871 B CN104867871 B CN 104867871B CN 201510084863 A CN201510084863 A CN 201510084863A CN 104867871 B CN104867871 B CN 104867871B
- Authority
- CN
- China
- Prior art keywords
- substrate
- forming
- gap
- trenches
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 99
- 230000008569 process Effects 0.000 claims description 43
- 238000001465 metallisation Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 15
- 230000000873 masking effect Effects 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 claims description 10
- 230000009467 reduction Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 60
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 239000000463 material Substances 0.000 description 15
- 210000002381 plasma Anatomy 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 235000012431 wafers Nutrition 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- -1 for example Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 206010010144 Completed suicide Diseases 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 229910052793 cadmium Inorganic materials 0.000 description 2
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 238000003698 laser cutting Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000005749 Copper compound Substances 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 150000001880 copper compounds Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011133 lead Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
半导体器件及形成其的方法。根据本发明的实施例，一种用于形成半导体器件的方法包括在衬底中形成器件区。所述器件区从衬底的一个侧壁连续地延伸到衬底的相对侧壁。该方法还包括在衬底中形成沟槽，所述沟槽将所述器件区划分为各有源区。该方法还包括通过沿着所述沟槽分离所述衬底来分割所述衬底。
Description
技术领域
本发明一般涉及半导体器件，并且在特别的实施例中涉及半导体器件及形成其的方法。
背景技术
半导体器件用在许多电子和其它应用中。半导体器件可包括形成在半导体晶片上的集成电路。可替换地，半导体器件可被形成为单片器件，例如分立器件。半导体器件通过以下步骤来形成在半导体晶片上：将许多类型的材料薄膜沉积在半导体晶片上方，图案化材料薄膜，对半导体晶片的选择区进行掺杂等。
在常规的半导体制造工艺中，大量的半导体器件被制造在单个晶片中。在制造的预备阶段，场氧被生长并图案化，以在覆盖周边区的同时敞开有源区。可替换地，可以形成其它类型的隔离区，以形成有源区。敞开的有源区被处理，例如被掺杂有掺杂剂以形成器件区。特别是，在这样的处理中，有源区的形成先于任何其它处理，以形成器件区。在完成器件级别和互连级别的制造工艺之后，在晶片上的半导体器件被分离。例如，晶片可能经受分割。在分割期间，晶片被机械地处理且半导体器件被物理地分离，以形成各个管芯。
发明内容
根据本发明的实施例，用于形成半导体器件的方法包括形成在衬底中的器件区。器件区从衬底的一个侧壁连续地延伸到衬底的相对侧壁。方法还包括形成在衬底中的沟槽。沟槽将器件区划分成多个有源区。方法还包括通过沿着沟槽分离衬底来分割衬底。
根据本发明的实施例，用于形成半导体器件的方法包括在使用有源掩模步骤之前在衬底中形成器件区。在形成器件区之后，沿着衬底中的切割道形成间隙。间隙将器件区划分成多个有源区。使用该间隙，衬底被分割。
根据本发明的实施例，半导体器件包括从衬底的一个侧壁延伸到另一个侧壁的器件区。侧壁具有第一部分和第二部分，所述第二部分通过平行于衬底的主要表面的次要表面来与第一部分偏移。绝缘衬里沿着侧壁的第一部分的顶部部分延伸。次要表面保持为暴露的。
附图说明
为了更完全理解本发明以及其优点，现在结合附图参考下面的描述，在所述附图中：
包括图1A和1B的图1图示了根据本发明的实施例制造的半导体器件，其中图1A图示了横截面视图，而图1B图示了顶视图；
包括图2A和2B的图2图示了根据本发明的实施例的在制造的最初阶段期间的半导体衬底，其中图2A图示了衬底的一部分的横截面视图，而图2B图示了衬底的顶视图；
图3图示了根据本发明的实施例的在随后的处理阶段期间在形成前侧器件区之后的半导体器件的一部分的横截面区域；
包括图4A和4B的图4图示了根据本发明的实施例的在随后的处理阶段期间在形成沟槽之后的半导体器件，其中图4A图示了半导体器件的一部分的横截面区域，且图4B图示了顶视图；
图5图示了根据本发明的实施例的在随后的处理阶段期间在沟槽上方沉积绝缘衬里之后的半导体器件；
图6图示了根据本发明的实施例的在随后的处理阶段期间在从沟槽的底部表面蚀刻绝缘衬里之后的半导体器件；
图7图示了根据本发明的实施例的在随后的处理阶段期间在形成衬底下面的背侧触点之后的半导体器件；
图8图示了根据本发明的实施例的在随后的处理阶段期间在分割之后的半导体器件；
图9图示了根据本发明的替换实施例的在处理阶段期间在形成前侧器件区之后的半导体器件的横截面视图；
图10图示了根据本发明的替换实施例的在处理阶段期间在形成前侧金属化之后的半导体器件的横截面视图；
图11图示了根据本发明的替换实施例的在处理阶段期间在各向异性蚀刻工艺之后的半导体器件的横截面视图；
图12图示了根据本发明的替换实施例的在处理阶段期间在形成前侧金属化之后的半导体器件的横截面视图；
图13图示了根据本发明的替换实施例的在衬底的背侧减薄之后的处理期间的半导体器件的横截面视图；
图14图示了根据本发明的第二替换实施例的在衬底中形成深沟槽之后的处理期间的半导体器件的横截面视图；
图15图示了根据本发明的第二替换实施例的在形成最后覆盖深沟槽的侧壁的顶部部分的绝缘衬里之后的处理期间的半导体器件的横截面视图；
图16图示了根据本发明的第三替换实施例的在形成衬底内的“V形”凹槽之后的处理期间的半导体器件的横截面视图；
图17图示了根据本发明的第三替换实施例的在形成衬底内的“V形”凹槽的顶部部分上方的绝缘衬里之后的处理期间的半导体器件的横截面视图；
图18图示了根据本发明的第三替换实施例的在减薄衬底之后的半导体器件的横截面视图；
图19图示了根据本发明的第四替换实施例的在形成衬底中的沟槽之后的半导体器件的横截面视图；
图20图示了根据本发明的第四替换实施例的在沿着沟槽的侧壁形成绝缘衬里之后的半导体器件的横截面视图；以及
包括图21A和21B的图21图示了根据本发明的第四替换实施例的在分割之后的半导体器件的横截面视图。
具体实施方式
半导体器件的成本尤其取决于用来形成半导体器件的工艺步骤和掩模的数目。用于半导体器件的许多应用是非常成本敏感的。因此，降低工艺步骤的数目是在这样的器件的发展中的驱动力。本发明的实施例可以被应用于各种半导体器件，例如，诸如PIN二极管、TVS二极管、电容器、电阻器、晶体管等的分立器件。例如，静电放电（ESD）二极管日益用来保护许多不同类型的器件。然而，这些器件通常在具有相对复杂的工艺的情况下被生产，导致用于这些器件的高生产成本。
本发明的实施例通过降低在器件制造期间的工艺步骤的数目来克服这些和其它问题。附加地，本发明的实施例通过增加有源区相对于芯片大小的面积来改善ESD器件的性能。可替换地，本发明的实施例在进一步降低器件的成本的情况下增加了每个晶片的芯片数目。
本发明的结构实施例将使用图1来描述。替换的实施例将在图8中描述。另外的结构实施例将使用图13、15、18和21来描述。形成保护器件的方法将使用图2-8来描述。形成保护器件的替换的方法将使用图9-13、图14-15、图16-18和图19-21来描述。
包括图1A和1B的图1图示了根据本发明的实施例制造的半导体器件。图1A图示了横截面视图，而图1B图示了顶视图。
参考图1A，半导体包括设置在衬底100中的第一垂直器件31、第二垂直器件32、第三垂直器件33、第四垂直器件34和第五垂直器件35。在一些实施例中，更多数目的器件可以被设置在衬底100中。在各种实施例中，第一垂直器件31、第二垂直器件32、第三垂直器件33、第四垂直器件34和第五垂直器件35可以是类似或不同类型的器件。然而，这些器件不从前侧41耦合到彼此，而通过背侧42耦合到彼此。在各种实施例中，第一、第二、第三、第四和第五垂直器件31-35是垂直器件，但在替换的实施例中可以是横向器件，假如它们是具有在前侧41处的分开的触点的分立器件。
在一个实施例中，第一、第二、第三、第四和第五垂直器件31-35是用于静电放电保护的器件。在一个或多个实施例中，第一、第二、第三、第四和第五垂直器件31-35是双端子器件。可替换地，在一些实施例中，第一、第二、第三、第四和第五垂直器件31-35中的一个或多个可以是三端子器件。至一个或多个实施例中，第一、第二、第三、第四和第五垂直器件31-35可以是二极管。然而，在替换的实施例中，第一、第二、第三、第四和第五垂直器件31-35可以包括一个或多个晶体管。
在各种实施例中，第一、第二、第三、第四和第五垂直器件31-35使用具有小数目的掩模步骤（例如，小于五个光刻步骤）的工艺来制造。因此，使用本发明的实施例减少掩模步骤的数目，由此降低制造成本。例如，将掩模步骤的数目从五降到三导致在工艺成本上大体上40%的减小。
图2-8图示了根据本发明的实施例的在制造的各种阶段期间的半导体器件。
包括图2A和2B的图2图示了根据本发明的实施例的在制造的最初阶段期间的半导体衬底。图2A图示了衬底的一部分的横截面视图，而图2B图示了衬底的顶视图。
参考图2A，图示了半导体衬底100。在完成制造工艺之后，半导体衬底100具有形成在内的多个半导体器件，即芯片。在一个实施例中，半导体衬底100可以包括诸如硅晶片的半导体晶片。在其它实施例中，半导体衬底100可以包括其它半导体材料，例如，其包括诸如SiGe、SiC的合金或者诸如GaAs、InP、InAs、GaN、蓝宝石、绝缘上硅的复合半导体材料。半导体衬底100可以包括一个或多个外延层，所述外延层包括同质外延层。
参考图2A，器件区110被设置在衬底100内。在各种实施例中器件区110可以包括掺杂区。此外，器件区110的某个部分可以被形成在衬底100上方。在各种实施例中，器件区110可以被形成在衬底100的外延层中。在一些实施例中，器件区110可以通过在外延沉积工艺期间使用外延掺杂工艺来形成。在一个或多个实施例中，器件区110可包括p/n结二极管区。在一些实施例中，器件区110可包括诸如晶体管的沟道区的有源区。在双极晶体管的情况下，器件区110可包括基极、集电极和/或发射极区。
衬底100包括顶部表面11和相对的底部表面12。在各种实施例中，器件区110被形成得与底部表面12相比更接近于衬底100的顶部表面11。有源区被形成在衬底100的器件区110中。器件区110延伸超过深度dDR，所述深度dDR根据器件是约50μm到约500μm，且在一个实施例中是约200μm。
图2B图示了切割道75，其将被形成，从而最终将衬底100分离成分开的芯片。在常规工艺中，切割道75很早在使用分开的掩模步骤（例如，有源掩模）的工艺中被限定。特别是，在常规工艺中，有源掩模用来形成有源区。这是第一工艺掩模步骤，且在器件（掺杂）区的任何形成之前被执行。使用本发明的实施例，消除了该有源掩模步骤。然而，在各种实施例中，切割道75直到分割工艺才形成。因此，本发明的实施例减少了形成芯片的成本，因为避免了多个工艺步骤。
图3图示了根据本发明的实施例的在随后的处理阶段期间在形成前侧器件区之后的半导体器件的一部分的横截面区域。
在各种实施例中，用于器件之间耦合和/或与外部电路耦合的所有必要的互连、连接、焊盘等被形成在衬底100上方。因此，金属化层120被形成在衬底100上方。金属化层120可包括一个或多个金属化层次。每一个金属化层次可包括金属线或嵌入绝缘层内的通孔。金属化层120可包括金属线和形成在一个或多个电介质层内的通孔，以便接触器件区110，并且也以便耦合衬底100中的每一个芯片内的不同器件。为了说明，通孔130被示出为形成在所述金属化层120内。在各种实施例中，金属化层120可包括多于一个的金属层次。在一个或多个实施例中，可以跳过金属化层120和相关联的通孔130。
接触层140可以被形成在衬底100上方。在一些实施例中，接触层140可被直接形成在衬底100上。例如，在分立二极管的情况下，接触层140可以被形成，以便直接接触器件区110。在一个或多个实施例中，接触层140包括铝。在替换的实施例中，接触层140包括铜。在一个实施例中，接触层140包括金属硅化物。在另一个实施例中，接触层140包括金属氮化物，诸如氮化钛、氮化钨、氮化钽。在另外替换的实施例中，接触层140包括焊接兼容材料，例如，可包括银、铅、锡、铟、镉、铋中的一个或多个。
在进一步处理之前，诸如钝化层的保护层可被形成在金属化层120和接触层140上方。保护层可包括氧化物、氮化物、聚酰亚胺或者本领域技术人员公知的其它适当的材料。保护膜可包括在一个实施例中的硬掩模，以及在另一个实施例中的光刻胶掩模。保护层在随后处理期间帮助保护金属化层120、接触层140以及器件区110。
包括图4A和4B的图4图示了根据本发明的实施例的在随后的处理阶段期间在形成沟槽之后的半导体器件。图4A图示了半导体器件的一部分的横截面区域，且图4B图示了顶视图。
参考图4A，多个沟槽50被形成在衬底100中。在各种实施例中，沟槽50通过沉积光刻胶层以及可选地沉积硬掩模来形成。硬掩模层155被沉积在光刻胶层下方，所述光刻胶层使用光刻来图案化。硬掩模层55随后可通过使用图案化的光刻胶层使用各向异性化学蚀刻工艺来图案化。在各种实施例中，硬掩模层55用来在沟槽蚀刻工艺期间保护在下面的层。
在形成图案化的硬掩模层55之后，在各种实施例中，多个沟槽50使用诸如反应离子蚀刻工艺的等离子体蚀刻工艺来形成。多个沟槽50沿着衬底100的切割道75形成。如图4A所示，在蚀刻之后，多个沟槽50的高度H50是约1μm到约50μm，并且在一个实施例中是约2μm。多个沟槽50的宽度W50是约1μm到约10μm，并且在一个实施例中是约5μm。多个沟槽50的高度H50和多个沟槽50的长度W50之比是约1:1到约100:1。
图5图示了根据本发明的实施例的在随后的处理阶段期间在沟槽上方沉积绝缘衬里之后的半导体器件。
参考图5，绝缘衬里125被形成在多个沟槽50的侧壁上方。在各种实施例中，绝缘衬里125可以是氧化物、氮化物、包括多孔电介质材料的低K电介质材料。在各种实施例中，绝缘衬里125保护沟槽50的侧壁，其在分割之后可以是芯片的侧壁。
图6图示了根据本发明的实施例的在随后的处理阶段期间在从沟槽的底部表面蚀刻绝缘衬里之后的半导体器件。
如图6所示，从多个沟槽50的底部表面移除绝缘衬里125。在一个或多个实施例中，绝缘衬里125使用化学各向异性蚀刻来移除。蚀刻工艺也移除设置在接触层140上方的绝缘衬里125。因此，在各种实施例中，绝缘衬里125形成在多个沟槽50的侧壁周围的隔离物。在一些实施例中，在形成绝缘衬里125之后，多个沟槽50可被插塞有牺牲材料（诸如低k材料、例如非晶碳的含碳层等），以便防止任何污染物在随后处理期间进入它们中。
图7图示了根据本发明的实施例的在随后的处理阶段期间在形成衬底下面的背侧触点之后的半导体器件。
参考图7，衬底100被安装到载体200上。一些实施例也可以跳过载体200。此外，在一些实施例中，标准研磨带可用作载体200。在衬底100附着于载体200之后，衬底100的顶部表面11面向载体200。衬底100的底部表面12暴露于减薄工艺。在一个或多个实施例中，减薄工艺可包括研磨工艺。减薄工具减小衬底100的厚度，所述减薄工具在一个实施例中可以是研磨工具。在另一个实施例中，减薄工艺可以使用诸如湿蚀刻或等离子体蚀刻的化学工艺来减薄衬底100。
如图7所示，在一个或多个实施例中，减薄工艺在到达多个沟槽50的底部表面之前停止。然而，在一些实施例中，减薄工艺在到达多个沟槽50的底部表面之后停止。在减薄之后，暴露新的背表面13。
在减薄的衬底100的新的背面13之下形成背侧接触层150。在形成背侧接触层150之前可以执行注入。在各种实施例中，背侧接触层150可包括一层或多层金属。
背侧接触层150在一个实施例中可被形成为覆盖（未图案化）金属层。在另一个实施例中，图案化的金属层可被形成在背侧接触层150内。在一个实施例中，再分布线可被形成在背侧接触层150内。再分布线可用作背侧上的互连，所述互连例如耦合不同的电路块（例如，在芯片上的系统上的器件）。在一个或多个实施例中，背侧接触层150包括铝。在替换的实施例中，背侧接触层150包括铜。在一个实施例中，背侧接触层150包括金属硅化物。在另一个实施例中，背侧接触层150包括金属氮化物，诸如氮化钛、氮化钨、氮化钽。在另外的替换实施例中，背侧接触层150包括焊接兼容材料，例如，可包括银、金、铅、锡、铟、镉、铋中的一个或多个。
图8图示了根据本发明的实施例的在随后的处理阶段期间在分割之后的半导体器件。
如接下来图8中所示，衬底100在切割道75处被分割。在一个或多个实施例中，分割可以使用机械工具210来执行。可替换地，分割可使用激光切割工艺和/或等离子体切割工艺来执行。
因此，通过使用本发明的实施例，芯片的侧壁通过绝缘衬里125来钝化，所述绝缘衬里125也防止短路。不像其中这样的钝化使用分开的掩模步骤来形成的常规工艺流程，在本发明的实施例中，侧壁的钝化在与具有有源掩模和切割掩模两者的掩模共同的掩模步骤中形成。
图9-13图示了根据本发明的替换实施例的在各种制造阶段期间的半导体器件。
在该实施例中，多个沟槽50形成芯片的完整侧壁。然而，在该实施例中，多个沟槽50使用等离子体蚀刻来深地形成到衬底中。
图9图示了根据本发明的替换实施例的在处理阶段期间在形成前侧器件区之后的半导体器件的横截面视图。
现在参考图 9，在形成器件区110之后，形成多个沟槽50。在一个或多个实施例中，多个沟槽50延伸超过器件区110的深度。多个沟槽50可以使用等离子体蚀刻工艺来形成。在各种实施例中，高密度的等离子体可以用来形成多个沟槽50。因此，等离子体工具是高密度等离子体蚀刻工具，例如，微波生成器等离子体工具或替换地电感耦合的等离子体工具。附加地，由微波等离子体生成单元生成的远程等离子体可用在一些实施例中。
在各种实施例中，等离子体由四氟甲烷（CF4）和氧气的混合物形成。在包括CF4的蚀刻化学组成中，O2的添加导致更多自由氟原子团的产生，其增加了等离子体的反应性。可替换地，在一些实施例中，低密度等离子体工艺可以用来形成多个沟槽50。
如图9所示，在蚀刻之后，多个沟槽60的高度H50是约50μm到约500μm，且在一个实施例中是约200μm。多个沟槽50的宽度W50是约1μm到约50μm，且在一个实施例中是约20μm。多个沟槽50的高度H50和多个沟槽50的长度W50之比是约5:1到约100:1。因此，多个沟槽50是具有高长宽比的深沟槽。
图10图示了根据本发明的实施例的在处理阶段期间在形成前侧金属化之后的半导体器件的横截面视图。
绝缘衬里125被形成在衬底100上方。绝缘衬里125可包括氧化物、氮化物、聚酰亚胺或者本领域技术人员公知的其它适当的材料。绝缘衬里125在一些实施例中可以不沿着多个沟槽50的下部侧壁形成。这是因为多个沟槽50的大长宽比（高度对宽度比率大于约10:1）。
图11图示了根据本发明的实施例的在处理阶段期间在各向异性蚀刻工艺之后的半导体器件的横截面视图。
各向异性蚀刻工艺被执行以从器件区110的顶部表面上方移除绝缘衬里125。蚀刻工艺也可以移除形成在多个沟槽50的底部处的任何剩余的绝缘衬里125。在一个或多个实施例中，绝缘衬里125可以使用反应离子蚀刻工艺来移除。
图12图示了根据本发明的实施例的在处理阶段期间在形成前侧金属化之后的半导体器件的横截面视图。
参考图12，前侧金属化层220在绝缘衬里125上方形成。前侧金属化层220在各种实施例中可包括一个或多个金属层。在各种实施例中，前侧金属化层220包括铝。在一个或多个实施例中，前侧金属化层220包括可焊接材料。
前侧金属化层220可以使用沉积工艺来形成，所述沉积工艺包括溅射沉积、化学气相沉积、物理气相沉积、等离子体增强气相沉积和其它气相沉积技术、电化学沉积工艺等。在各种实施例中，金属因为多个沟槽50的高长宽比而不到达衬底100的下部侧壁。
图13图示了根据本发明的实施例的在衬底的背侧减薄之后的处理期间的半导体器件的横截面视图。
如接下来图13中所示，衬底100被安装在载体200上，且被减薄直到到达多个沟槽50的底部表面为止。因此，衬底100在减薄工艺期间被分割。
图14-15图示了根据本发明的实施例的在各种制造阶段期间的半导体。
图14图示了根据本发明的实施例的在衬底中形成深沟槽之后的处理期间的半导体器件的横截面视图。
在该实施例中，在形成器件区110、可选的金属化层120和接触层140之后形成多个沟槽50。硬掩模层55被形成在接触层140上方，且针对多个沟槽50进行图案化。
图15图示了根据本发明的实施例的形成最后覆盖深沟槽的侧壁的顶部部分的绝缘衬里之后的处理期间的半导体器件的横截面视图。
绝缘衬里125沿着多个沟槽50的侧壁形成。如在更早的实施例中描述的，衬底100可被减薄和分割。例如，随后的处理可以如使用图7-8或替换地使用图12-13描述的继续进行。
图16-18图示了根据本发明的替换实施例的在各种处理阶段期间的半导体器件。
图16图示了根据本发明的替换实施例的在形成衬底内的“V形”凹槽之后的处理期间的半导体器件的横截面视图。
在该实施例中，多个凹槽350被形成在衬底100中。根据蚀刻工艺，多个凹槽350可以被形成为“V形”开口，或替换地形成为梯形开口。然而，如在先前的实施例中，多个凹槽350沿着切割道跨越衬底100延伸，例如，如在图4B的顶视图中所示。在一个或多个实施例中，多个凹槽350可以使用诸如结晶蚀刻工艺的蚀刻工艺来形成，该结晶蚀刻工艺沿着特定的晶体方向优先蚀刻。例如，氢氧化钾或四甲基氢氧化铵可以用在各种实施例中。在替换的实施例中，多个凹槽350可以使用诸如激光切割的其它工艺来形成。
图17图示了根据本发明的替换实施例的在形成衬底内的“V形”凹槽的顶部部分上方的绝缘衬里之后的处理期间的半导体器件的横截面视图。
如在之前的实施例中描述的，绝缘衬里125被形成在多个凹槽350上方。绝缘衬里125可以使用如先前描述的沉积和各向异性蚀刻工艺的组合来形成。在多个凹槽350在形成接触金属层之前被形成的实施例中，前侧金属化层220被形成在器件区110上方。
图18图示了根据本发明的替换实施例的在减薄衬底之后的半导体器件的横截面视图。
衬底100可以从背侧减薄。在一些实施例中，减薄可以完成分割。在替换的实施例中，随后的分割工艺（例如，锯切）被执行。
图19-21图示了针对单个芯片中的多个分立器件示出本发明的实施例的应用的替换的实施例。
在该实施例中，每一个芯片内的分立器件可以使用隔离区来分离，在形成连续（不图案化）器件区110之后，该隔离区与 切割区中的沟槽同时形成。
图19图示了根据本发明的替换实施例的在形成衬底中的沟槽之后的半导体器件的横截面视图。
不像之前的实施例，实施例图示了在器件区110A内形成第一器件110A和第二器件110B。第一器件110A和第二器件110B是相同的芯片的部分。然而，在形成多个沟槽50之前，第一器件110A和第二器件110B通过器件区110连续地被连接。换言之，直到形成多个沟槽50为止，不存在将第一器件110A与第二器件110B分离（限定）的隔离物。如在之前的实施例中，多个沟槽50沿着切割道形成，例如，如图4B中图示的。
连同在切割道中形成多个沟槽50一起，形成多个隔离沟槽25，从而将器件区110分离为第一器件110A和第二器件110B。在各种实施例中，多个沟槽50和多个隔离沟槽25使用相同的掩模和相同的蚀刻工艺在相同的时间平行地形成。
图20图示了根据本发明的替换实施例的在沿着沟槽的侧壁形成绝缘衬里之后的半导体器件的横截面视图。
如在之前的实施例中，绝缘衬里125沿着多个沟槽50和多个隔离沟槽25的侧壁形成。在各种实施例中，用绝缘衬里125加衬里的多个隔离沟槽25将第一器件110A与第二器件110B隔离。
包括图21A和21B的图21图示了根据本发明的替换实施例的在分割之后的半导体器件的横截面视图。
参考图21A，如在各种实施例中描述的，衬底100被减薄并被分割。然而，因为多个隔离沟槽25不被形成在切割道中，所以这些结构是在分割之后的最终半导体器件的部分。
在各种实施例中，将可能的是，蚀刻多个用于分离的沟槽50，所述沟槽50通过改变用于蚀刻工艺的掩模开口的尺寸将比隔离沟槽25更深。因此，可以在没有附加的掩模步骤的情况下使多个沟槽50比隔离沟槽25更深。因此，在保持隔离沟槽的同时稍后可以使用由研磨进行的分离。这在图21B中图示。
如在各种实施例中描述的，包括金属的材料可以例如是纯金属、金属合金、金属化合物、金属间化合物等，即包括金属原子的任何材料。例如，铜可以是纯铜或包括铜的任何材料，诸如但不限于：铜合金、铜化合物、铜金属间化合物、包括铜的绝缘体以及包括铜的半导体。
虽然已经详细描述了本发明及其优点，但应当理解的是，在不脱离如由所附权利要求限定的本发明的精神和范围的情况下本文中可以做出各种改变、替代和变更。例如，本领域技术人员将容易理解的是，本文中描述的特征、功能、工艺和材料中的许多在保留在本发明的范围内的同时可以是变化的。
虽然已经参考例证性实施例描述了该发明，但该描述不意在被解释为限制意义。在参考描述后，例证性实施例以及本发明的其它实施例的各种修改和组合对本领域技术人员而言将是明显的。作为例证，图1-21中描述的实施例可以在替换的实施例中彼此组合。因为，意图的是，所附权利要求包含任何这样的修改或实施例。
Claims (24)
1.一种用于形成半导体器件的方法，所述方法包括：
在衬底中形成器件区，所述器件区从衬底的一个侧壁连续延伸到衬底的相对侧壁；
在衬底中形成沟槽，所述沟槽将所述器件区划分为有源区；
在所述沟槽内形成电介质材料，其中每个沟槽包括包含上部分和下部分的侧壁，其中所述电介质材料在侧壁上的厚度沿着侧壁从所述上部分向所述下部分减小；
在所述器件区上形成前侧金属化层，所述前侧金属化层延伸到所述沟槽中并且覆盖所述沟槽内的电介质材料的顶部部分；以及
通过沿着所述沟槽分离所述衬底来分割所述衬底。
2.如权利要求1所述的方法，还包括形成隔离沟槽，所述隔离沟槽将所述有源区划分为用于分立器件的多个区域。
3.如权利要求1所述的方法，其中形成所述电介质材料包括用绝缘衬里对侧壁的所述上部分加衬里。
4.如权利要求1所述的方法，其中通过沿着所述沟槽分离所述衬底来分割所述衬底的步骤包括从背侧减薄所述衬底以暴露所述沟槽，其中所述背侧与具有所述器件区的一侧相对。
5.如权利要求1所述的方法，其中通过沿着所述沟槽分离所述衬底来分割所述衬底的步骤包括减薄所述衬底且通过所述沟槽对所述衬底进行切割。
6.如权利要求1所述的方法，其中形成所述沟槽包括沿着结晶方向进行蚀刻以形成V形凹槽。
7.如权利要求1所述的方法，其中形成沟槽包括形成梯形的凹槽。
8.如权利要求1所述的方法，其中形成沟槽的步骤包括形成具有平行的面的侧壁。
9.如权利要求1所述的方法，其中形成沟槽包括使用等离子体蚀刻工艺。
10.如权利要求1所述的方法，其中所述沟槽在形成任何隔离区之前被形成。
11.一种用于形成半导体器件的方法，所述方法包括：
在使用有源掩模步骤之前在衬底中形成器件区；
在形成所述器件区之后，在所述衬底中沿着切割道形成间隙，所述间隙将所述器件区划分为多个有源区；
在所述间隙内形成电介质材料，其中每个间隙包括包含上部分和下部分的侧壁，其中所述电介质材料在侧壁上的厚度沿着侧壁逐渐减少；
在所述器件区上形成前侧金属化层，所述前侧金属化层延伸到所述间隙中并且覆盖所述间隙内的电介质材料的顶部部分；以及
使用所述间隙来分割所述衬底。
12.如权利要求11所述的方法，其中所述器件区在使用任何掩模步骤之前被形成。
13.如权利要求11所述的方法，其中所述间隙在形成任何隔离区之前被形成。
14.如权利要求11所述的方法，还包括形成隔离沟槽，所述隔离沟槽将有源区划分为用于分立器件的多个区。
15.如权利要求11所述的方法，其中形成所述电介质材料包括用绝缘衬里对所述间隙的侧壁加衬里。
16.如权利要求11所述的方法，其中使用所述间隙来分割所述衬底的步骤包括从背侧减薄所述衬底以暴露所述间隙。
17.如权利要求11所述的方法，其中使用所述间隙来分割所述衬底的步骤包括减薄所述衬底且通过所述间隙对所述衬底进行切割。
18.如权利要求11所述的方法，其中形成间隙包括沿着结晶方向进行蚀刻以形成V形凹槽。
19.如权利要求11所述的方法，其中形成间隙包括形成梯形的凹槽。
20.如权利要求11所述的方法，其中形成间隙的步骤包括形成具有平行的面的侧壁。
21.如权利要求11所述的方法，其中形成间隙的步骤包括使用等离子体蚀刻工艺。
22.一种半导体器件，包括：
从衬底的一个侧壁延伸到另一个侧壁的器件区，其中所述侧壁具有第一部分和第二部分，所述第二部分通过平行于所述衬底的主要表面的次要表面来与所述第一部分偏移，
绝缘衬里，沿着所述侧壁的所述第一部分的顶部部分延伸，其中所述次要表面保持为暴露的；以及
在所述器件区上形成的前侧金属化层，所述前侧金属化层沿着所述侧壁延伸并且覆盖所述绝缘衬里的顶部部分。
23.如权利要求22所述的器件，其中所述第一部分相对于所述第二部分倾斜。
24.如权利要求22所述的器件，其中所述第一部分平行于所述第二部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/188355 | 2014-02-24 | ||
| US14/188,355 US9543208B2 (en) | 2014-02-24 | 2014-02-24 | Method of singulating semiconductor devices using isolation trenches |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104867871A CN104867871A (zh) | 2015-08-26 |
| CN104867871B true CN104867871B (zh) | 2018-02-23 |
Family
ID=53782628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510084863.6A Active CN104867871B (zh) | 2014-02-24 | 2015-02-17 | 半导体器件及形成其的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9543208B2 (zh) |
| CN (1) | CN104867871B (zh) |
| DE (1) | DE102015102579B4 (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543208B2 (en) * | 2014-02-24 | 2017-01-10 | Infineon Technologies Ag | Method of singulating semiconductor devices using isolation trenches |
| DE102015120755A1 (de) * | 2015-11-30 | 2017-06-01 | Infineon Technologies Ag | Verfahren zum Vereinzeln von einer Vielzahl von Chips |
| US9711473B1 (en) * | 2016-02-26 | 2017-07-18 | Advanced Semiconductor Engineering, Inc. | Semiconductor die, semiconductor wafer and method for manufacturing the same |
| JP2017201668A (ja) * | 2016-05-06 | 2017-11-09 | 豊田合成株式会社 | 半導体発光素子の製造方法 |
| US9857532B2 (en) * | 2016-05-19 | 2018-01-02 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages |
| DE102017108047A1 (de) * | 2017-04-13 | 2018-10-18 | Infineon Technologies Ag | Halbleitervorrichtung mit struktur zum schutz gegen elektrostatische entladung |
| CN113345838B (zh) * | 2021-08-05 | 2021-11-12 | 度亘激光技术（苏州）有限公司 | 半导体器件解理方法 |
| CN114783948A (zh) * | 2022-04-07 | 2022-07-22 | 丰非芯(上海)科技有限公司 | 一种晶圆结构的切片方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1348208A (zh) * | 2000-10-10 | 2002-05-08 | 株式会社东芝 | 半导体装置的制造方法 |
| CN100334711C (zh) * | 2001-11-30 | 2007-08-29 | 英特尔公司 | 用于与散热器有效热接触的、微电子管芯侧面上的背面金属化 |
| CN101840967A (zh) * | 2009-05-08 | 2010-09-22 | 晶能光电（江西）有限公司 | 铟镓铝氮半导体发光器件及其制备方法 |
Family Cites Families (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691248A (en) | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| US5940721A (en) | 1995-10-11 | 1999-08-17 | International Rectifier Corporation | Termination structure for semiconductor devices and process for manufacture thereof |
| JP2001094005A (ja) * | 1999-09-22 | 2001-04-06 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US6365485B1 (en) * | 2000-04-19 | 2002-04-02 | Promos Tech., Inc, | DRAM technology of buried plate formation of bottle-shaped deep trench |
| GB0010041D0 (en) * | 2000-04-26 | 2000-06-14 | Koninkl Philips Electronics Nv | Trench semiconductor device manufacture |
| US6368941B1 (en) * | 2000-11-08 | 2002-04-09 | United Microelectronics Corp. | Fabrication of a shallow trench isolation by plasma oxidation |
| KR100426442B1 (ko) * | 2002-05-13 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6881610B2 (en) * | 2003-01-02 | 2005-04-19 | Intel Corporation | Method and apparatus for preparing a plurality of dice in wafers |
| DE102004042459B3 (de) * | 2004-08-31 | 2006-02-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis |
| US7566634B2 (en) * | 2004-09-24 | 2009-07-28 | Interuniversitair Microelektronica Centrum (Imec) | Method for chip singulation |
| US8129822B2 (en) * | 2006-10-09 | 2012-03-06 | Solexel, Inc. | Template for three-dimensional thin-film solar cell manufacturing and methods of use |
| US20070059502A1 (en) * | 2005-05-05 | 2007-03-15 | Applied Materials, Inc. | Integrated process for sputter deposition of a conductive barrier layer, especially an alloy of ruthenium and tantalum, underlying copper or copper alloy seed layer |
| US7868394B2 (en) * | 2005-08-09 | 2011-01-11 | United Microelectronics Corp. | Metal-oxide-semiconductor transistor and method of manufacturing the same |
| US7772672B2 (en) * | 2005-09-01 | 2010-08-10 | Micron Technology, Inc. | Semiconductor constructions |
| US7709320B2 (en) * | 2006-06-28 | 2010-05-04 | International Business Machines Corporation | Method of fabricating trench capacitors and memory cells using trench capacitors |
| US9425357B2 (en) * | 2007-05-31 | 2016-08-23 | Nthdegree Technologies Worldwide Inc. | Diode for a printable composition |
| US7563720B2 (en) * | 2007-07-23 | 2009-07-21 | Honeywell International Inc. | Boron doped shell for MEMS device |
| US20110041890A1 (en) * | 2007-11-19 | 2011-02-24 | Sheats James R | High-efficiency, high current solar cell and solar module |
| US7622365B2 (en) | 2008-02-04 | 2009-11-24 | Micron Technology, Inc. | Wafer processing including dicing |
| WO2009105546A2 (en) * | 2008-02-19 | 2009-08-27 | Board Of Regents Of The Nevada System Of Higher Education, On Behalf Of The University Of Nevada, Reno | Target and process for fabricating same |
| US7791124B2 (en) * | 2008-05-21 | 2010-09-07 | International Business Machines Corporation | SOI deep trench capacitor employing a non-conformal inner spacer |
| US8384224B2 (en) * | 2008-08-08 | 2013-02-26 | International Business Machines Corporation | Through wafer vias and method of making same |
| IT1396561B1 (it) * | 2009-03-13 | 2012-12-14 | St Microelectronics Srl | Metodo per realizzare un dispositivo di potenza con struttura trench-gate e relativo dispositivo |
| US8198174B2 (en) * | 2009-08-05 | 2012-06-12 | International Business Machines Corporation | Air channel interconnects for 3-D integration |
| US20110207323A1 (en) * | 2010-02-25 | 2011-08-25 | Robert Ditizio | Method of forming and patterning conformal insulation layer in vias and etched structures |
| JP2012028359A (ja) * | 2010-07-20 | 2012-02-09 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
| US9396997B2 (en) * | 2010-12-10 | 2016-07-19 | Infineon Technologies Ag | Method for producing a semiconductor component with insulated semiconductor mesas |
| JP5729331B2 (ja) * | 2011-04-12 | 2015-06-03 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置 |
| US9634134B2 (en) * | 2011-10-13 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
| US8735262B2 (en) * | 2011-10-24 | 2014-05-27 | Infineon Technologies Ag | Semiconductor device having a through contact and a manufacturing method therefor |
| KR20130087929A (ko) * | 2012-01-30 | 2013-08-07 | 에스케이하이닉스 주식회사 | 트랜치 소자분리층을 갖는 반도체소자 및 그 제조방법 |
| JP6259184B2 (ja) * | 2012-02-03 | 2018-01-10 | ローム株式会社 | チップ部品およびその製造方法 |
| US9082808B2 (en) * | 2012-06-05 | 2015-07-14 | Oracle International Corporation | Batch process for three-dimensional integration |
| TWI591712B (zh) * | 2012-10-03 | 2017-07-11 | 應用材料股份有限公司 | 使用低溫蝕刻劑沉積與電漿後處理的方向性二氧化矽蝕刻 |
| US9082719B2 (en) * | 2012-10-19 | 2015-07-14 | Infineon Technologies Ag | Method for removing a dielectric layer from a bottom of a trench |
| US8896102B2 (en) * | 2013-01-22 | 2014-11-25 | Freescale Semiconductor, Inc. | Die edge sealing structures and related fabrication methods |
| KR102037869B1 (ko) * | 2013-02-08 | 2019-10-29 | 삼성전자주식회사 | Ｓｔｉ를 가진 반도체 소자 제조 방법 |
| JP6078390B2 (ja) * | 2013-03-25 | 2017-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9024383B2 (en) * | 2013-05-01 | 2015-05-05 | Infineon Technologies Austria Ag | Semiconductor device with a super junction structure with one, two or more pairs of compensation layers |
| US9093520B2 (en) * | 2013-08-28 | 2015-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-voltage super junction by trench and epitaxial doping |
| US9293409B2 (en) * | 2013-09-11 | 2016-03-22 | Infineon Technologies Ag | Method for manufacturing a semiconductor device, and semiconductor device |
| US9196568B2 (en) * | 2013-10-01 | 2015-11-24 | Infineon Technologies Ag | Arrangement and method for manufacturing the same |
| US20150221523A1 (en) * | 2013-10-01 | 2015-08-06 | Infineon Technologies Ag | Arrangement and method for manufacturing the same |
| US20150162277A1 (en) * | 2013-12-05 | 2015-06-11 | International Business Machines Corporation | Advanced interconnect with air gap |
| US9214429B2 (en) * | 2013-12-05 | 2015-12-15 | Stmicroelectronics, Inc. | Trench interconnect having reduced fringe capacitance |
| US9543208B2 (en) * | 2014-02-24 | 2017-01-10 | Infineon Technologies Ag | Method of singulating semiconductor devices using isolation trenches |
-
2014
- 2014-02-24 US US14/188,355 patent/US9543208B2/en active Active
-
2015
- 2015-02-17 CN CN201510084863.6A patent/CN104867871B/zh active Active
- 2015-02-24 DE DE102015102579.5A patent/DE102015102579B4/de active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1348208A (zh) * | 2000-10-10 | 2002-05-08 | 株式会社东芝 | 半导体装置的制造方法 |
| CN100334711C (zh) * | 2001-11-30 | 2007-08-29 | 英特尔公司 | 用于与散热器有效热接触的、微电子管芯侧面上的背面金属化 |
| CN101840967A (zh) * | 2009-05-08 | 2010-09-22 | 晶能光电（江西）有限公司 | 铟镓铝氮半导体发光器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104867871A (zh) | 2015-08-26 |
| US9543208B2 (en) | 2017-01-10 |
| DE102015102579B4 (de) | 2023-08-10 |
| DE102015102579A1 (de) | 2015-08-27 |
| US20150243561A1 (en) | 2015-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104867871B (zh) | 半导体器件及形成其的方法 | |
| TWI595624B (zh) | 形成一電磁保護之半導體晶粒的方法 | |
| US8846452B2 (en) | Semiconductor device package and methods of packaging thereof | |
| US20240355764A1 (en) | Device crack-stop structure to prevent damage due to dicing crack | |
| KR20110084837A (ko) | Ｅｍ 보호된 반도체 다이를 형성하는 방법 | |
| US11373952B2 (en) | Deep trench protection | |
| CN104952794B (zh) | 用于背面金属化的截口准备 | |
| CN105336718B (zh) | 源极向下半导体器件及其制造方法 | |
| US20240006223A1 (en) | Method for semiconductor die edge protection and semiconductor die separation | |
| US10665466B2 (en) | Method for forming semiconductor device structure | |
| US20170084468A1 (en) | Method for processing a wafer and method for dicing a wafer | |
| US20240387733A1 (en) | Semiconductor device structure with gate stacks | |
| CN107481970B (zh) | 使用电介质骨架结构的超薄半导体部件制造 | |
| US7052977B1 (en) | Method of dicing a semiconductor wafer that substantially reduces the width of the saw street | |
| US20210335722A1 (en) | Passivation scheme design for wafer singulation | |
| CN105742337A (zh) | 包括隔离结构的半导体器件以及制造半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |