CN104835815B - 复合电路元件的布局 - Google Patents
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- 150000001875 compounds Chemical class 0.000 title claims description 26
- 239000004033 plastic Substances 0.000 claims abstract description 14
- 229920003023 plastic Polymers 0.000 claims abstract description 14
- 239000002131 composite material Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 17
- 230000035882 stress Effects 0.000 description 38
- 229940125904 compound 1 Drugs 0.000 description 16
- 239000000463 material Substances 0.000 description 14
- 230000008901 benefit Effects 0.000 description 13
- 239000002245 particle Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005538 encapsulation Methods 0.000 description 7
- 238000000465 moulding Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000206 moulding compound Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- AICOOMRHRUFYCM-ZRRPKQBOSA-N oxazine, 1 Chemical compound C([C@@H]1[C@H](C(C[C@]2(C)[C@@H]([C@H](C)N(C)C)[C@H](O)C[C@]21C)=O)CC1=CC2)C[C@H]1[C@@]1(C)[C@H]2N=C(C(C)C)OC1 AICOOMRHRUFYCM-ZRRPKQBOSA-N 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000008961 swelling Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000008187 granular material Substances 0.000 description 2
- 239000012778 molding material Substances 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明涉及复合电路元件的布局。公开了比例电平电路元件(诸如，晶体管)的物理布局。这些布局可以在存在施加到集成电路(诸如，封装在塑料中的集成电路)的机械应力的情况下保持比例电平电路元件相对于彼此的电气特性。比例电平电路元件可以包括由第一组和第二组电路元件形成的第一和第二复合电路元件，所述第一组和第二组电路元件分别围绕中心点设置。第一组电路元件可以布置在栅格上，以及第二组电路元件可以包括与中心点间隔距离近似相等的四个电路元件。第二组中的每个电路元件可在至少一个维度上是离开栅格的。在一些实施例中，第一和第二组电路元件可以被布置成围绕虚拟电路元件的周边。
Description
相关申请的交叉引用
本申请是在美国的35U.S.C.§119(e)于2014年2月7日提交的、标题为“LAYOUT OFCOMPOSITE CIRCUIT ELEMENTS”的临时申请61/937,094并请求其权益，其全部公开内容通过引用并入本文。
技术领域
所公开的技术涉及到电子，并且更具体地，涉及在集成电路上的电路元件的物理布局。
背景技术
集成电路可以被封装在模塑化合物(诸如，塑料)中。显著应力可通过集成电路的封装被施加到集成电路的电子电路。该应力可由于例如温度和/或湿度发生变化。因此，校准以除去封装后的误差可无法充分补偿由于电子电路的工作条件导致的应力。施加到电子电路的应力可影响电气特性和/或电子电路的性能。但是，用于补偿由集成电路的封装应用于电子电路的机械应力的之前尝试并没有完全补偿这种应力。
因此，有必要在存在施加到集成电路的应力的情况下改进电子电路的性能。
发明内容
本公开的一个方面是一种装置，包括：在集成电路上的第一组电路元件，和在同一集成电路上的第二组电路元件。第一组电路元件被布置在围绕中心点的二维栅格。第一组电路元件被配置为用作具有第一区域的第一复合电路元件。第二组电路元件被布置围绕同一中心点。第二组电路元件被配置为具有第二区域的第二复合电路元件。所述第二组电路元件包括从中心点间隔近似相同距离的四个电路元件。第二组电路元件中的四个电路元件的每个在至少一个维度是离开栅格的。在包括第一组电路元件和第二组电路元件的相同集成电路上的电路被配置成基于所述第一区域到所述第二区域的比率操作，其中，第一区域比第二区域至少大2倍。
本公开的另一个方面是在单个集成电路上包括晶体管结构的装置。晶体管的装置包括第一组晶体管、第二组晶体管和一个或多个虚设晶体管。第一组晶体管被布置成围绕中心点并配置为用作具有第一区域的第一复合晶体管。第二组晶体管布置围绕同一中心点并配置为用作具有第二区域的第二复合晶体管。第一区域至少两倍于第二区域。第一和第二组晶体管被布置成围绕所述一个或多个虚设晶体管的整个周边。
但本公开的另一个方面是一种形成集成电路的方法。该方法包括：在布置围绕中心点的集成电路上形成第一组晶体管，其中第一组晶体管被配置为用作具有第一区域的第一复合晶体管。该方法进一步包括：在围绕同一中心点电路布置的相同集成电路上形成第二组晶体管，其中第二组的四个晶体管近似与中心点的距离相同。第二组晶体管被配置为用作具有第二区域的第二复合晶体管，并且所述第一区域至少近似比所述第二区域大2倍。该方法进一步包括：在同一集成电路上的交叉图案中形成虚设晶体管。围绕虚设晶体管的周边形成第一和第二组晶体管，以及虚设晶体管中的一个被布置在第一和第二组晶体管的排列的中心点上。
为了总结本发明，已在本文中描述发明的某些方面、优点和的新颖性特征。但是应该理解，不一定所有这些优点可以按照任何本发明的特定实施例来实现。因此，本发明可以实现或优化本文所教导一个优点或一组优点的方式实施或执行，而不一定实现如本文可教导或所建议的其他优点。
附图说明
图1是集成电路封装的一部分的示意性侧剖视图，其中，成型材料向集成电路管芯适用空间上改变的力。
图2是示例性带隙基准电路的示意图。
图3是包括图2的带隙电路的集成电路封装的示意性侧剖视图。
图4是根据一个实施例的电路元件的布局的图。
图5是根据一个实施例具有包括虚设电路元件的电路元件的布局的集成电路的一部分的图。
图6是根据另一实施例的电路元件的布局的图。
具体实施方式
某些实施例的以下详细描述中提出了具体实施例的各种描述。然而，在此描述的创新可以体现在许多不同的方式，例如，如权利要求书所定义和涵盖的。在本说明书中，参考了附图，其中类似的附图标记可以指示相同或功能相似的元件。应该理解，图中所示的元件不一定按比例绘制。
如上所述，在塑料中封装的集成电路可以体验显著的机械应力。这种机械应力可是由于(除其他事项外)由于湿气吸收的包装材料的变化扩张的和/或包装材料膨胀的温度系数差异。机械应力可以例如随着时间、温度、湿度或它们的任意组合变化。半导体晶体上产生的应力可引起半导体材料的电气特性的变化。因此，机械应力可对于具有半导体晶体的外延半导体结构产生问题。在一个实例中，所产生的应力可导致由带隙基准电路产生的带隙电压的变化。
图1是集成电路封装的一部分的侧剖视图，其中包括塑料材料2和填料粒子3的成形材料1向集成电路(IC)5应用空间上变化的力。该IC5可以包括各种类型的电路。IC 5的电路可包括对外力或应力敏感的一个或多个敏感的电子电路，诸如带隙基准电路10。虽然带隙参考电路10被示意性地示出在图1中，但应当理解，带隙参考电路10可以从IC 5的一层或多层形成。虽然本公开内容的特征可参考带隙基准电路10进行说明，用于说明的目的，本文所描述的原理和优点可应用于各种其它电路，诸如正比于绝对温度(PTAT)电路、电压参考电路或基于不是1：1的电路元件的精确比率操作的其它电路。这些电路可以对于包装应力是特别敏感的，因为它们是为了输出精确的绝对电压，以供其他电路参考。
IC 5的电路的操作条件可以由于时间、温度、湿度或其它操作条件变化。在操作条件下的这种变化可导致对IC 5的机械应力。电路可被校准以在封装后去除误差。然而，在某些情况下，这些变化可以在校准之后具有显著影响。因此，存在需要以补偿在校准之后可发生的跨集成电路的机械应变。典型的集成电路封装(其中，集成电路5被封装在塑料成型化合物1中)的力学模型表明，整个IC 5的应力变化可以由二阶函数精确模拟。因此，希望电路元件的布局补偿封装在塑料成型化合物1中的整个集成电路5的机械应变产生的一阶和二阶效应。这种布局可以补偿在校准之前和/或之后在IC 5上存在的机械应力5。
一些线性元件(诸如，放大器和转换器)可被设计为通过依赖于指定比率(诸如，1：1)的元件匹配耐受绝对电变化。然而，在某些电路(诸如，带隙基准电路10)中，稳定的电路操作可取决于保持电路元件的尺寸的精确比率除了1：1，诸如8:1。不是1：1的匹配精确比率是具有挑战性的，尤其是当解决由于横跨IC 5的机械应变的二阶效应时。PTAT电路(诸如，电压参考电路)可用来匹配电路元件的精确比率是除了1：1。PTAT电路的一个例子是带隙参考电路10。
如图1所示，成形材料1可被设置在IC 5和带隙基准电路10上。图1的成型材料1可以包括塑料材料2和分散于整个塑料材料2的填料颗粒3。塑料材料2可以包括环氧树脂或其它合适的基材。颗粒3可以包括二氧化硅。在一些应用中，这样的颗粒3分数在整个塑料材料2以降低模塑料1和IC5之间的热不匹配，其主要由硅或其他合适的半导体材料形成。例如，在一些模塑化合物1中，颗粒3可占模塑料1的约80％至约90％，以及塑料材料2可占模塑料1的约10％至约20％。颗粒3可以具有不同的尺寸，如图1示意性示出。例如，二氧化硅颗粒的尺寸范围可以从约1微米至约50微米，并且在一些情况下，从约1微米至约100微米。通过在成型材料1中分散大量的二氧化硅，可以降低膨胀成型材料1的温度系数。调节膨胀的温度系数可以降低模塑料1和IC模5之间的界面附近的热应力之间的差，其可在成型温度和操作温度产生。降低该热诱导应力的差异可以提高在IC 5上电路的性能。
但是，由于吸水膨润和在模制化合物1中存在颗粒3，模制化合物1的变化可以在IC5和模制化合物1的界面在IC 5的顶面诱发空间上变化的施加力Fa。例如，颗粒3可以具有基本上随机变化的尺寸，以及颗粒3可以实质上随机分布在整个模制化合物1。在封装集成电路的寿命期间的不同时间，水分含量、温度、和/或模制化合物1的其它环境条件预期将发生变化。在制造、组装或由最终用户使用过程中，不同量的水分可通过模制化合物1吸收。作为一个例子，在组装过程中，工厂的湿度可以被控制，但在最终用户使用期间，如果包装被集成在暴露在大气中的电子系统中，湿度可增加。因为模制化合物1是特别吸湿的，吸湿可引起在模制化合物1中的变化。因为颗粒3的位置和大小可以基本上随机地变化，由于吸水膨润所造成的模制化合物1的变化，颗粒3的运动也可以基本上随机地在较大范围变化。
因此，由于吸水膨润的模制化合物1中的变化在可诱导在集成电路5的顶部表面上的空间上变化的力Fa。感应力Fa可具有垂直于集成电路5的顶面的(如示意性示出在图1)和/或切向或平行于该集成电路5的顶部表面上的分力。因此，力Fa可以向IC 5和带隙基准电路10的顶表面发射不均匀应力。结果，所传送的应力可诱导在带隙参考电路10中半导体基板上的应变，该应变可以修改带隙基准电路10的电气特性。由于传送应力可跨越带隙基准电路10的维度变化，带隙参考电路10的应变(例如，变形)可在带隙参考电路10的本身内变化。基于电路元件和/或表面区域的精确比例(例如，2:1或更大)操作的电路可遇到输出电压的漂移，其将劣化包装和/或较大电子设备或系统的整体性能。本文所公开的物理布局可以减少在带隙参考电路10、参考电压电路、PTAT电路等的应力效果。相应地，本文中所描述的电路元件的物理布局可通过模制材料1和/或封装的其它部件而减少施加在IC 5的应力影响，从而改善了IC 5的性能。
参看图2，进行说明示例性带隙基准电路10。所述带隙基准电路10可以是布罗带隙基准电路，如图所示。带隙基准电路10包括放大器15，即使正电压V+和负电压V-之间的差改变，所述放大器15被配置为产生基本恒定的输出电压VBGAP。例如，负电压V-可以是接地电位，以及正电压V+是可以变化的电源电压。在本实施例中，当电源电压变化时，输出电压VBGAP可以基本上恒定。包括第一晶体管A和第二晶体管B的一对比例晶体管14可以分别生成到放大器15的负和正输入端子的输入。如图所示，第一和第二晶体管A和B分别是每个具有集电极、基极和发射极的双极晶体管。第一晶体管A的收集器可以提供输入到放大器15的负输入端，以及第二晶体管B的收集器可以提供输入到放大器15的正输入端。第一晶体管A的发射极经由两个电阻串联16和17电连接到负电压V-。第二晶体管B的发射极电连接到串联电阻器16和17之间的节点。正电压V+经电阻18电连接到第一晶体管A的集电极，以及正电压V+经由单独的电阻器19电连接到第二晶体管B的集电极。
输出电压VBGAP的稳定可以取决于与该第一晶体管A的发射极区域到第二晶体管B的发射极区域的精确比率相关的电气特性。如图所示，第一晶体管A到第二晶体管B的发射极区域之比可以是N：1，其中N至少约2。例如，N可以是是2或更大的正整数。如本文中所使用，整数比例包括由于处理差异与精确的数学整数比值不同的比例，诸如在光刻、蚀刻、掺杂等与非均匀性的标准偏差。根据一些实施方式，N是8。在其它非限制性示例中，N可以是至少4或至少8。第一晶体管A的电气特性相对于第二晶体管的B的电气特性可例如受到在比例电平对晶体管14中的不同发射极部分上不均匀机械应力造成的机械应力的影响，诸如参照图1所描述的。
比例电平对晶体管14的物理晶体管布局可以影响在机械应力下发射极区的有效比率的精度。第一晶体管A可以是从第一组晶体管形成的第一复合晶体管。类似地，第二晶体管B可以是从第二组晶体管形成的第二复合晶体管。第一组晶体管的每个晶体管和第二组晶体管的每个晶体管可以具有基本相同的发射极区域。因此，第一组晶体管的晶体管是第二组晶体管的N倍。第一组中的晶体管可以被相互平行布置，以使第一复合晶体管可以具有对应于第一组中的晶体管的发射极区域之和的第一发射极区域。同样地，第二组中的晶体管可以被相互平行布置，以使第二复合晶体管可以具有对应于在第二组中的晶体管的发射极区域之和的第二发射极区域。当一些其他比例电平的电路元件(诸如，电阻器)是从电路元件组形成的复合电路元件时，该组的电路元件可以彼此串联布置。
图3是可以包括带隙基准电路10的集成电路组件20的示意性侧剖视图。该IC封装20包括封装基板22和安装在封装基板22上的IC 5。虽然图3中所示的封装衬底22是引线框衬底，在其他布置中，印刷电路板(PCB)、陶瓷衬底或载体、或任何其他合适的衬底可以用作封装基板22。IC 5可通过模具连接材料26(诸如，环氧树脂)安装到管芯底盘24。IC 5可以通过导线27或其它合适的电连接被电连接至封装基板22的引线23。在IC 5上的模制化合物1可以从外部环境保护IC 5。如上所述，模制化合物可包括具有二氧化硅填料的塑料，以提高模塑化合物1和IC 5之间的热匹配。然而，如上参考图1所述，模制化合物1可以向IC 5和敏感电子电路(诸如，带隙参考电路10)的顶表面施加在空间上变化的应力Fa。例如，在包括大量二氧化硅颗粒的模制化合物1中，水分可在成型化合物1中引起变化(诸如，吸水膨润)，可导致在整个IC 5的顶部表面的空间上变化的应力。对于一些敏感电路，空间上变化的应力可以降低封装和/或较大电子系统的整体性能。
在图4至6的实施例中，在敏感电路(诸如，带隙参考电路10)中的复合电路元件被安排在物理布局中，可补偿在施加到IC 5的应力的力学模型中的第一和第二阶效应。此外，形成这种布局可以有利地减少和/或最小化在施加到集成电路的机械应力的存在下复合电路元件的电气特性的变化。作为一个实例，在具有图4和/或5所示布局的集成电路上存在不均匀的机械应力的情况下，图2的比例电平对晶体管14的晶体管的电性能可以相对于彼此保持。
图4提供了根据一个实施例的电路元件的示例布局30。在图4中，形成第一复合电路元件的第一组电路元件的电路元件被标以“A”，以及形成第二复合电路元件的第二组电路元件的电路元件被标以“B”。第一组的每个电路元件和第二组的每个电路元件可以是基本相同的尺寸，并具有基本上在集成电路5上的相同区域。应该理解，和光刻不均匀性和其它半导体处理的标准变化可导致第一和第二组电路元件具有略微不同的尺寸。布局30被布置在单个集成电路上，诸如IC 5。在一些实施方式中，单一集成电路可包括其它电路元件。布局30可被布置在单一集成电路的任何合适部分上。在一个实施方式中，布局30可以在单个集成电路的中心。在一些实施方案中，布局30可以是图2的比例电平对晶体管14的布局。虽然布局30和披露在此的其他布局可参照于双极晶体管描述用于说明的目的，任何的原理和在此所讨论的优点可以应用于其他比例电平电路元件的布局，诸如场效应晶体管、电阻器等。
本文中所描述的的原理和优点可以被应用到具有比第二复合电路元件的第二区域大至少两倍的第一区域的第一复合电路元件。例如，第一区域可以比第二个区域大N倍，其中，N为正偶整数。例如，示例布局30的电路元件具有第一电路元件A的组合的第一区域与第二电路元件B的组合的第二区域8:1比例。布局30可以补偿来自封装在塑料中的整个集成电路(诸如，IC 5)的机械应变的第一阶和第二阶效应。在布局30中，第二复合电路元件B的电路元件被实施为位于关于布局30的中心点对称和与中心店大约相同距离间隔的多个较小电路元件。
示出的布局30包括一起用作第一复合晶体管A的32个晶体管和一起用作所述第二复合晶体管B的4个晶体管。由于形成第一复合晶体管A和第二复合晶体管B的各个晶体管的每一个在布局30中具有基本上相同的大小，第一复合晶体管A的总发射极区域可以是8倍的第二复合晶体管B的发射极区域。第二复合晶体管B的4个晶体管可以各自与布局30的中心点相同距离。形成第一复合晶体管A的第一组晶体管可被布置在二维栅格。在栅格上排列晶体管可以帮助精确制造具有小特征尺寸的晶体管。然而，如图所示，形成所述第二复合晶体管B的第二组晶体管可以各自在至少一个维度上是离开栅格的。在图4中，第二组晶体管(B)的两个晶体管是沿x维度离开栅格的，以及在布局30中的y维度中在栅格上，以及第二组晶体管(B)的两个其它晶体管都在y维度离开栅格和在布局30的x维度在栅格上。布局30是对称于Y轴，也对称于x轴。
图5是具有图2的带隙基准电路10的比例电平晶体管14的布局40的图3的集成电路5的一部分的图。布局40也可以在各种其它应用中实施。布局40可以包括图4的布局30的特征的任何组合。在图5中，形成第一复合晶体管A的第一组晶体管的晶体管被标记以“A”，以及形成第二复合晶体管B的第二组晶体管的晶体管被标记以“B”。第一组和第二组的每个晶体管可具有近似相同的区域。布局40还包括虚设晶体管D。虚设晶体管D可辅助制造的第一组和第二组的各个晶体管，使得它们比起如果虚设晶体管D不存在更紧密匹配。根据在此讨论的原理和优点，其它虚设电路元件(诸如，虚设电阻器)可实施在其他比例电平电路元件(诸如，复合电阻器)的布局中。
虚设电路元件(诸如，虚设晶体管D)可以通过创建围绕匹配电路元件的类似物理环境而减少在制造匹配电路元件的缺陷。虚设电路元件通常不起作用。虚设晶体管D可通过围绕第一和第二组中的每个晶体管创建相似的物理环境而减少在第一和第二组晶体管中制造匹配晶体管的缺陷。虚设晶体管D可以是非功能性的晶体管。虚拟晶体管D的端子可以短路和/或悬空。在一些实施例中，所述虚设晶体管D可包括少于用于形成功能性晶体管的所有各层。
如图所示，第一组和第二组晶体管的晶体管包围虚设晶体管D的整个周边。虚设晶体管D可关于布局40的中心点对称布置。虚设晶体管D的晶体管可在布局40的中心点之上。因此，该虚设晶体管D的至少一部分可以是在布局40的中心。该虚设晶体管D可以被布置成所示的交叉图案。交叉图案沿图5的x轴和y轴延伸。大多数虚设晶体管的D可以在栅格上。交叉图案的外部虚设晶体管D可以在尺寸上不同于其它虚设晶体管D以及在尺寸上也不同于第一组和第二组晶体管。例如，如图所示，外部虚设晶体管D可以小于在布局40中的其它晶体管，以允许第二组晶体管(B)的晶体管在一个维度上离开栅格。在其它布置中(未示出)，外虚设晶体管可大于布局40的其它晶体管。如所示，交叉图案的外虚设晶体管邻接相对侧面的第一组(A)的晶体管以及基本上垂直于相对侧面的另一侧面的第二组(B)的晶体管。一些虚设晶体管D可邻接相对侧面的第一组的晶体管和在不同相对侧面的不同虚设晶体管。在布局40的中心之上的虚设晶体管D可邻接相对侧面(在y轴上相邻)的其他虚设晶体管D和在不同相对侧面上的不同虚设晶体管D(在x轴上相邻)。
一起组成第二复合晶体管B的四个晶体管各自与布局40的中心点隔开大致相同的距离。因此，一起组成第二复合晶体管B的这四个晶体管可在一个维度以偏差离开栅格。如图所示，第二组晶体管的两个晶体管在x维度以偏移离开栅格，以及第二组晶体管的两个其它晶体管在y维度是以偏移离开栅格。中心点可以是第一复合晶体管A和第二复合晶体管B的质心。
第二组的每个晶体管与中心点的距离可以减少，并且在一些情况下，相对于由于IC 5上的机械应力的第二复合晶体管B的电性能的变化，最小化第一复合晶体管的电气性能的变化。在这样的布局中，第二组晶体管的每个晶体管可定位大致与中心点的距离相同。第二组晶体管的两个晶体管可以在中心点的相对侧沿x轴布置，以及第二组晶体管的两个其它晶体管B沿y轴在中心点的相对两侧布置。
机械应力可导致双极晶体管的电气特性的性能如同双极晶体管具有不同于双极晶体管的实际发射极区域的有效发射极区域。二阶机械模型可用于计算在由于机械应力存在变化的情况下的第一复合晶体管A的有效发射极区域与第二复合晶体管B的有效发射极区域的比率。二阶力学模型可以是二次方程式。二阶模型可解决被施加到所述集成电路的空间上变化的力，如参照图1描述的力。这种空间上变化的力可以呈现统计随机性。二阶模型可解决横跨IC 5的平均空间上变化的力。第二组晶体管的四个晶体管每一个都可以定位以在存在施加到IC 5的机械应力的情况下保持所述第一复合晶体管A的有效发射极区域与第二复合晶体管B的有效发射极区域的所需比例，其中，第二组的每个晶体管设置在与第一复合晶体管A和第二复合晶体管B的布局40的中心点的相同距离。
虽然图4和5涉及到具有8：1比例的比例电平电路元件的布局，但本文所讨论的原理和优点可应用于具有任何合适比例区域的比例电平电路元件，诸如比例晶体管。作为一个例子，比例电平电路元件可以具有区域的任何正偶整数比例。例如，根据本文描述的原理和优点，具有例如2：1、4：1、6：1、8：1等比例的比例电平电路元件可以在物理布局中实现。该比例电平电路元件可以是由第一组电路元件和第二组电路元件形成的复合电路，其中，第二组电路元件具有比第一组电路元件较少的电路元件。在某些实施方式中，第二组电路元件可以包括4个电路元件。因此，第一组的电路元件与第二组的电路元件的比例可以例如是，8：4、16：4、24：4、32：4，等等。根据一些实施方式，第二组电路元件中电路元件的数量可以是4的倍数，以便维持所需的对称性。
图6提供了具有2：1比例的比例电平电路元件的示例布局50。布局50被实施在集成电路上，其可包括图3的集成电路5的特性和/或图3的封装IC 20的任何组合。集成电路可包括布局50和其它电路元件。如图所示，八个第一电路元件形成第一复合电路元件A，以及四个第二电路元件形成第二复合电路元件B。在第一组和第二组中的所有电路元件具有基本相同的尺寸。四个第二电路元件的每个大致与布局50的中心点的距离相同。布局50围绕其中心点对称。布局50是关于x轴和y轴对称的。第二组的每个电路元件是在一个维度离开栅格，以及第一组的每个电路元件是在栅格上。虚设电路元件D可以被布置成交叉图案并由第一和第二组电路元件包围。例如，4个虚设电路元件D可以被布置在交叉图案中并由第一组和第二组电路元件包围。
以上参照特定实施例描述补偿在封装集成电路上的应力的系统、装置和方法。但是，所属领域的技术人员应当理解，所述实施例的原理和优点可用于具有需要用于补偿集成电路上和/或具有比例1：1以外的集成电路上的比例电平电路元件上的机械应力的任何其他的系统、装置或方法。
这样的系统、装置和/或方法可以在各种电子设备中实现。电子设备的示例可以包括(但不限于)消费电子产品、消费者电子产品、电子测试设备等。电子设备的示例还可以包括存储器芯片、存储器模块、光网络或其他通信网络的电路以及磁盘驱动器电路。所述消费类电子产品可包括(但不限于)精密仪器、医疗设备、无线设备、移动电话(例如，智能电话)、蜂窝基站、电话、电视机、计算机监视器、计算机、手持式计算机、平板计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、盒式磁带录音机或播放器、DVD播放器、CD播放器、数字视频录像机(DVR)器、VCR、MP3播放器、收音机、摄像机、照相机、数码相机、便携式存储器芯片、洗衣机、烘干机、洗衣机/干衣机、复印机、传真机、扫描仪、多功能功能外围设备、手表、时钟等。另外，电子装置可包括未完成的产品。
除非上下文清楚地要求，否则在说明书和权利要求中，词语“包括”、“正包括”、“包含”、“正包含”等将被解释为包含的意义，而不是排他性或详尽的意义；也就是说，以“包括，但不限于”的意义。如通常在此使用的，词语“耦合”或“连接到”指的是可以直接连接，或通过一个或更多个元件连接的两个或多个中间元件。另外，当在本申请中使用时，单词“本文中”、“以上”、“以下”和类似含义的词应指本申请的整体而不是此申请的任何特定部分。只要情况允许，在使用单数或复数数量的详细说明中的词语也可以分别包括复数或单数。在提到的两个或更多个项目的列表时，词语“或”意在覆盖所有的单词的以下解释：该列表中的任何项目、在列表中的所有项目和列表中的项目的任何组合。本文所提供的所有数值或距离也意图包括测量误差内的相似值。
本文所提供的本发明的教导可以应用于其它系统，而不一定上述系统。上述的各种实施例的元件和操作可以被组合以提供进一步的实施例。可以以任何顺序酌情进行本文所讨论的方法的操作。此外，当合适时，本文中所讨论的方法的操作可以被串联或并行地执行。
虽然已描述本发明的某些实施例，这些实施例仅通过举例的方式提出，而不是为了限制本公开的范围。的确，这里所描述的新颖的方法和系统可以体现在其他各种形式。例如，应当理解，这里所讨论的原理和优点可以用在需要比例电平电路元件的任何合适的集成电路。此外，可以对本文中所描述的方法和系统的形式做出各种省略、替代和改变，而不脱离本公开的精神。所附权利要求及其等同物旨在覆盖这些形式或修改为落入本公开的范围和精神内。因此，本发明的范围通过参考权利要求书限定。
Claims (23)
1.一种用于集成电路的装置，包括：
围绕中心点布置的集成电路上的第一组电路元件，所述第一组电路元件经配置以用作具有第一面积的第一复合电路元件，所述第一组电路元件被排列在二维栅格上；和
围绕同一中心点布置的同一集成电路上的第二组电路元件，所述第二组电路元件经配置以用作具有第二面积的第二复合电路元件，所述第二组电路元件包括与所述中心点间隔相同距离的四个电路元件，并且第二组电路元件的四个电路元件的每个在至少一个维度离开栅格；
其中没有来自所述第一组电路元件或所述第二组电路元件中的电路元件被布置在所述中心点上；并且
其中包括所述第一组电路元件和所述第二组电路元件的相同集成电路上的电子电路经配置以基于所述第一面积与所述第二面积的比率操作，以及其中所述第一面积比所述第二面积大至少2倍。
2.如权利要求1所述的装置，其中，所述集成电路被封装在塑料中。
3.如权利要求1所述的装置，其中，所述电子电路是带隙电路。
4.如权利要求1所述的装置，其中，所述电子电路是与绝对温度成正比的电路。
5.如权利要求1所述的装置，其中，所述第一组电路元件所包括的多个电路元件是多个晶体管，以及其中第二组电路元件所包括的四个电路元件是四个晶体管。
6.如权利要求5所述的装置，其中，所述第一组电路元件的晶体管和第二组电路元件的晶体管的每一个包括双极晶体管，其中所述第一复合电路元件是第一复合双极晶体管并且所述第二复合电路元件是第二复合双极晶体管，以及其中所述第一面积对应于所述第一复合双极晶体管的发射极面积，以及所述第二面积对应于所述第二复合双极晶体管的发射极面积。
7.如权利要求5所述的装置，其中，所述第二组电路元件的四个晶体管包括：
置于沿着通过所述中心点的第一轴线并在所述中心点的相对两侧的两个晶体管；和
沿着通过所述中心点的第二轴线并在所述中心点的相对两侧的两个晶体管，其中，所述第一轴线垂直于所述第二轴线。
8.如权利要求7所述的装置，进一步包括沿所述第一轴线和所述第二轴线的以布置交叉图案的虚设晶体管，其中，每个所述虚设晶体管比所述第二组电路元件中的每个晶体管更接近所述中心点。
9.如权利要求1所述的装置，进一步包括：设置在所述中心点上的虚设电路元件。
10.如权利要求1所述的装置，其中，所述第二组电路元件的四个电路元件包括：
在第一维度离开栅格并在第二维度在栅格上的两个电路元件；和
在第二维度离开栅格并在第一维度在栅格上的两个电路元件；
且其中所述第一维度垂直于所述第二维度。
11.如权利要求1所述的装置，其中，所述第一组电路元件中的多个电路元件比所述第二组电路元件中的任何电路元件更接近所述中心点。
12.如权利要求1所述的装置，其中，所述第一面积与所述第二面积的所述比率是偶整数比。
13.一种用于集成电路的装置，包括：
在单个集成电路上的晶体管的排列，所述晶体管的布置包括：
晶体管的第一组，被布置成围绕中心点并且被配置为作为具有第一面积的第一复合晶体管操作；
晶体管的第二组，被布置成围绕同一中心点并且被配置为作为具有第二面积的第二复合晶体管操作；和
一个或多个虚设晶体管；
其中，晶体管的所述第一组和第二组被布置成围绕所述一个或多个虚设晶体管的整个周边，并且
其中，所述第一面积是所述第二面积的至少两倍。
14.如权利要求13所述的装置，其中，所述虚设晶体管排列成交叉图案。
15.如权利要求14所述的装置，其中，交叉图案的外虚设晶体管在相对两侧上邻接所述第一组中的晶体管并且在垂直于相对两侧的另一侧上邻接所述第二组中的晶体管。
16.如权利要求13所述的装置，其中，晶体管的所述第二组包括从所述中心点间隔相同距离的四个晶体管。
17.如权利要求13所述的装置，其中，晶体管的所述第一组被布置在栅格上，以及其中所述第二组中的每个晶体管沿一个维度离开栅格。
18.如权利要求13所述的装置，其中，所述第一组中的每个晶体管和所述第二组中的每个晶体管具有相同的总面积。
19.如权利要求13所述的装置，其中，所述单个集成电路被封装在塑料中。
20.如权利要求13所述的装置，其中，所述第一面积是所述第二面积的至少4倍。
21.如权利要求13所述的装置，其中，所述第一面积是所述第二面积的至少8倍。
22.如权利要求13所述的装置，其中，所述装置包括被配置为产生恒定的参考电压的参考电压电路，以及其中所述参考电压电路包括所述第一复合晶体管和所述第二复合晶体管。
23.一种形成集成电路的方法，该方法包括：
在集成电路上形成围绕中心点布置的晶体管的第一组，晶体管的所述第一组被配置为用作具有第一面积的第一复合晶体管；
在相同集成电路上形成围绕同一中心点的电路布置的晶体管的第二组，其中所述第二组中的四个晶体管与所述中心点距离相同，晶体管的所述第二组被配置为用作具有第二面积的第二复合晶体管，其中，所述第一面积比所述第二面积大至少2倍；和
在相同的集成电路上以交叉图案形成虚设晶体管，其中晶体管的所述第一组和第二组围绕所述虚设晶体管的周边形成，以及其中所述虚设晶体管中的一个被布置在晶体管的所述第一组和第二组的布局的所述中心点上。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201461937094P | 2014-02-07 | 2014-02-07 | |
| US61/937,094 | 2014-02-07 | ||
| US14/271,044 US9299692B2 (en) | 2014-02-07 | 2014-05-06 | Layout of composite circuit elements |
| US14/271,044 | 2014-05-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104835815A CN104835815A (zh) | 2015-08-12 |
| CN104835815B true CN104835815B (zh) | 2019-04-16 |
Family
ID=53775611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510062364.7A Active CN104835815B (zh) | 2014-02-07 | 2015-02-06 | 复合电路元件的布局 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9299692B2 (zh) |
| CN (1) | CN104835815B (zh) |
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| CN104835815A (zh) | 2015-08-12 |
| US20150228636A1 (en) | 2015-08-13 |
| US9299692B2 (en) | 2016-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
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