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CN104798452B - 使用零底切技术在印刷电路板上形成触垫的方法与构件 - Google Patents

使用零底切技术在印刷电路板上形成触垫的方法与构件 Download PDF

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Abstract

一种在填充板管道或盲孔上形成印刷电路板(PCB)上的触垫或电路的方法，其中附加的金属或非金属涂料被施加到最终表面终结镀覆物上，该涂料包封耐磨表面镀覆物的侧壁，并且还覆盖金属层的侧壁，该金属层被镀覆到填充管道以及被镀覆在管道内和基底金属的在垫的几何形状的范围内的表面上的镀覆金属周围的包裹的顶部。当在管道中镀覆金属并随后镀覆到表面时形成诸如但不限于铜的底层基底金属和表面镀覆金属的时候，这防止了通过蚀刻工艺而导致的底切以及确保该管道的电连接的整体性和可靠性。

Description

使用零底切技术在印刷电路板上形成触垫的方法与构件
相关申请
本申请是Dan Turpuseema和James V.Russell在2012年9月7日提交的非临时申请号61/743596。
技术领域
本发明涉及一种使用零底切技术在印刷电路板上形成触垫或电路的方法和构件。特别是，本发明涉及一种方法和构件，用于在被镀覆和填充的管道上形成印刷电路板上的触垫，其中，在该触垫的几何形状的范围内，金属或非金属涂料被施加到被镀覆到所述填充管道上的触垫金属层的侧壁和顶表面上，在填充管道上产生一种零底切镀覆特征。在本发明的采用非填充管道的替换实施例中，金属或非金属涂料被施加到绕着非填充管道延伸以及向下延伸到非填充管道内的镀覆金属层的外表面。
背景技术
传统的印刷电路板填充管道或垫工艺表面触垫中的管道以及非填充管道和所有外层电路特征由于传统上与这些特征相关联的底切而遭受较差的边缘清晰度的影响。通常在触垫的情况下，在镀Ni层上使用硬镀金层作为限定底层基底金属(通常为铜)的触垫的几何形状的抗蚀剂，通过减去性蚀刻形成这样的特征。许多其它金属可以用作耐磨抗蚀剂，该耐磨抗蚀剂包括但不限于钯和铑。在管道内触垫(via-in-pad)工艺情况下，传统上盲管道或通管道形成在印刷电路板中(图1)，该印刷电路板随后采用无电镀工艺被镀以便在该管道中形成诸如铜、导电聚合物的金属化薄层或其它导电材料，诸如石墨。在无电镀铜的情况下，铜也被沉积在电路板的外表面的基底铜层上。这就准备了用于后续电镀操作的管道。接着，导电性金属，通常是铜，被电镀在管道中并随后镀在包含电路板的面板的表面(图2)上。电路板通常构建成较大的处理面板，并随后在后面的路线(routing)步骤中从该面板中去除。由于该板的整个表面被电镀的事实，该电镀步骤被称为“面板镀”步骤。一旦足够量的铜被镀在该管道中，则随后在该表面上进行填充(filling)步骤，在该步骤中，填充材料，通常为环氧树脂，被填充在所述管道中并且在研磨步骤中从该表面上去除并对该表面平坦化(图3)。
在这一点处，在面板的表面上进行金属或导电聚合物的无电镀步骤以制备所述面板的表面用于随后电镀步骤。该步骤主要被用来初始化环氧树脂填充的表面，以便在后续步骤中的电镀。如果使用诸如但不限于来自杜邦公司CB100的导电填充材料，这个步骤可以是不必要的。接着，镀覆掩膜，通常为光敏掩膜，被施加于电路板的表面，并刚好从将限定(define)所述触垫的最终形状的区域和在许多情况下，所有剩余的电路被去除。随后该面板被电镀在露出的图案和填充环氧树脂表面。该掩膜和镀覆步骤通常被称为图案镀覆步骤。在所述暴露图案上镀覆金属(通常是铜)之后，最后的镀覆终结部分(finish)，通常是镍和金，被镀覆在暴露表面上(图4)。所述光敏掩膜在此阶段被去除。
从剖视图(图4)观察触垫，可以看出所述基底铜在板的整个表面上延伸，而薄无电镀金属跨过该基底铜并进入管道。面板镀覆跨所述基底铜延伸进入所述管道，可看到环氧树脂填料在管道内并且可看到附加物电镀金属跨过所述面板镀覆物(plate)以及环氧树脂填料。在某些无电镀导电性聚合物的情况下，该层将只对可见于平坦化的环氧树脂表面。可以看见在所研磨的环氧树脂的顶部有一层金属镀层(图案镀覆物(pattern plate))，并其跨过所述电路图案的范围。该电路图案金属会延伸通常超出基底金属层2-3密耳，顶部终结于(culminate)作为永久抗蚀剂的镍-金层。重要的是注意该图案镀覆金属的侧壁被暴露并且经受后续蚀刻工艺的负面影响。该蚀刻过程通常是一种化学蚀刻，其溶解掉基底金属和所述图案镀覆电路的暴露的侧壁金属。镍和金层由于不受这种蚀刻工艺的影响而保持和保护其下的大多数金属。然而，化学蚀刻剂不仅沿着z轴腐蚀金属层，而且大致相等地沿着x和y轴腐蚀金属层。因此，触垫和电路尺寸，包括在镍-金层之下的触垫，会从所有方向被严重破坏(under-minded)或被底切(under-cut)(如图7所示)。该底切减少了如在测试市场中使用的弹簧加载销(spring-loaded pin)所接触的底层目标垫。其在弹簧销接触镍/金悬垂物(overhang)的情况下还带来短路的危险，以及由于可能落在电路板的接触区域的网状物(net)之间的镍金毛刺(sliver)而是其断开。此外该破坏影响底层电路的形状，在高速传输线路产生不希望的电效应。因此，人们期望提供一种避免这些上述缺点的方法和构件。
发明内容
本发明涉及一种使用零底切技术在印刷电路板上形成触垫或电路的方法和构件。特别是，本发明涉及一种在填充或非填充的镀覆管路上形成印刷电路板(PCB)上的触垫或电路的方法和构件，其中，附加的金属或非金属涂料的任何一种被施加到所述垫金属层的侧壁和顶部表面，所述垫的金属层在所述垫的几何范围内被镀覆到所述填充管道上，在所填充管道上方产生所镀覆特征的零底切。
在第二个本发明的实施例中，临时抗蚀剂被施加到触垫或电路特征的顶部和其大多侧壁，以便防止其免受蚀刻工艺的有害底切影响。作为临时抗蚀剂，该抗蚀剂可以被去除并且使得垫或电路的特征做好准备以便接收具有通常用于其预期应用的特征的合适的最终终结部分(finish)。
在本发明的采用非填充管道的第三实施例中，金属或非金属涂料被施加到镀覆金属层的外表面，该镀覆金属层在所述非填充管道周围延伸并向下延伸进非填充管道内。
在本发明的第四实施方案中，临时抗蚀剂被施加到触垫或电路特征的最终表面终结部分(finish)和其大多侧壁，以便防止其免受蚀刻工艺的有害底切影响。作为临时抗蚀剂，该抗蚀剂随后被去除，暴露触垫或电路特征，其最终终结部分已经就位而具有特别(predominately)笔直的侧壁。
附图说明
图1-4和7图释了传统工艺和构件的剖面图，用于在填充板管道上形成印刷电路板上的触垫；
图5-6图释了剖视图，显示本发明的第一实施例的形成，其中，金属涂料被施加到最终表面终结(finish)板，其包封耐磨表面板的侧壁，并且还覆盖金属层的侧壁，该金属层被镀覆到填充管道以及在被镀覆在管道内和基底金属的表面上的镀覆金属周围的包裹的顶部，如图6所示，这导致了面板镀覆金属非常轻微的底切和对基底金属实际上没有底切以及对图案镀覆金属没有底切。
8-9b图释了本发明第二实施例的剖面图，其中临时金属或非金属抗蚀剂层被施加到金属层(图案镀覆物)的顶部和侧壁，该金属层被镀覆到填充管道上以及在被镀覆在管道内和基底金属的表面上的镀覆金属周围的包裹的顶部。蚀刻之后，这导致了面板镀覆金属非常轻微的底切和对基底金属实际上没有底切以及对图案镀覆金属没有底切。这就使得该垫准备好接受适当的最终表面终结部分；以及
图11图释了本发明的第四实施例，其中临时抗蚀剂被施加到触垫或电路特征的最终表面终结部分和其许多侧壁，以防止其免受蚀刻工艺的有害底切影响。作为临时抗蚀剂，该抗蚀剂随后被去除，暴露触垫或电路特征，其最终终结部分已经就位而具有特别(predominately)笔直的侧壁。
具体实施方式
现在参照附图的图1-11，图1-4和7示出了用于在板填充管道7上形成印刷电路板上的触垫7的传统工艺和构件。通常情况下，在镍镀层上使用硬质金电镀层作为抗蚀剂5(金在镍层的顶部)，通过减法性蚀刻在印刷电路板1上形成触垫7b，其限定了底层基底金属(通常为铜)的触垫几何形状。可以利用许多其它金属作为耐磨蚀抗蚀剂5，包括钯和铑。如图1所示，对于管道内触垫(via-in-pad)工艺的情况，传统上在印刷电路板1中形成盲管道或通管道7，该印刷电路板随后采用无电镀工艺被镀覆以便形成薄层金属或诸如石墨的导电性聚合物或其它导电材料。在无电镀铜的情况下，铜也被沉积在板1的外表面的基底铜层2上。这就准备了用于随后电镀操作的管道7。一种导电金属3，通常是铜，接着被电镀在管道7中，并且随后被电镀在包含所述板1的面板的表面上(如图2所示)。板1通常构建于较大的处理面板中并随后在后续路线(routing)步骤中从该面板中去除。该镀覆步骤被称为“面板镀覆(plate)”步骤，这是因为面板的整个表面被镀覆这一事实。一旦铜足够量的镀覆在管道7中，并随后镀覆在表面上，则进行填充步骤，在该填充步骤中，填充材料7a，通常是环氧树脂，填充在管道7中，并且在研磨步骤中从该表面上去除并磨平((planerized))成与该表面一样平(参照图3)。
然后，无电镀覆步骤，在面板的表面上形成金属或导电材料以便制成面板的用于随后电镀步骤的表面。该步骤主要用于初创(initiate)环氧树脂填充材料7a的表面，以便在后续步骤中进行电镀。如果使用诸如杜邦公司的CB100的导电填充材料，这个步骤可以不必要。接着，镀覆掩膜15，通常为光敏掩膜，被施加于板1的表面，并刚好从将限定触垫7b的最终形状的区域被去除，并且通常是所有其余电路。随后在暴露的图案和填充环氧树脂的表面上电镀该面板。所述掩膜和镀覆步骤通常被称为图案镀覆步骤。
在所述暴露图案上镀覆金属(通常是铜)之后，是最终的镀覆终结部分(finish)，通常是将镍和金镀覆在所述暴露表面上(图4)。光敏掩膜在这个阶段被去除。从图4所示的剖面图观看触垫7b，可以看出基底铜2在板1的整个表面上延伸，而薄的无电镀金属跨过该基底铜进入管道。面板镀层还跨基底铜2延伸进入管道7，并且可以看到管道7中的环氧树脂填充材料7a。此外/在面板镀覆物和环氧树脂填充材料7a上有附加无电镀金属。在有些无电镀的导电聚合物情况下，该层将仅仅只见于磨平(planerized)的环氧树脂表面上。可以看出到一层金属4(图案镀覆物)在磨平的环氧树脂的顶部，并跨过所述电路图案的范围。该电路图案金属底部起于基底金属层而顶部终结于作为永久抗蚀剂的镍金层。重要的是要注意到，图案镀覆金属的侧壁被暴露，并会遭受后续蚀刻工艺的不利影响。该蚀刻过程是典型的化学蚀刻，其会溶解掉基底金属和所述图案镀覆电路的所暴露侧壁的金属。镍和金层由于不受该蚀刻工艺的影响而保持并保护其下的大多数金属。然而，化学蚀刻剂不仅沿着z轴腐蚀金属层，而且大致相等地沿着x和y轴腐蚀金属层。因此，触垫和电路尺寸，包括在镍-金层5之下的触垫7b，会从所有方向被严重破坏(under-minded)或被底切(under-cut)(参见图7)。该底切减少了如在测试市场中使用的弹簧加载销(spring-loaded pin)所接触的底层目标垫。如果弹簧销接触镍/金5，它还导致短路危险。
图5-6描述了本发明的第一实施例的形成，其中提供了一种方法和装置，用于在被镀覆和填充的管道7的上方形成印刷电路板1上的触垫7b。在该第一实施例中，在触垫7b的顶部和侧壁形成附加金属层8。该附加金属层8作为最终表面终结部分(finish)，其具有用于触垫7b的电子工业中常见的适当的耐磨和耐接触特性。这也将防止触垫7b的侧壁大部分受到图1-4以及7中所描述的蚀刻工艺有害的底切效应的影响。这可以通过修改图1-4和7中的上述传统工艺步骤来完成。参照上述传统工艺步骤，一旦图案镀覆物(pattern plate)抵抗物被去除并且板1被准备用于蚀刻，另一个图案镀覆物照片被施加以便暴露具有期望被防止受到蚀刻工艺影响的侧壁的所有表面特征。光刻胶(photo resist)开口相对于触垫7b的定位应尽可能可行的小(优选但不限于2-3密耳)，以采用电镀金属层8(优选但不局限于金)在触垫上方沿着侧壁向下到镀铜基底2实现完全封装(图5)。在这一点上，该光刻胶可以被去除并且在触垫7b的基底处的2-3密耳金根部(foot)可以保留或采用激光烧蚀步骤去除。板1现在准备好用于蚀刻和其余工艺步骤，以便完成板1。替代地，掩膜步骤可以被消除并且最终金属层将需要有选择地从更大区域被移除。作为这些步骤的结果，面板镀覆金属有非常轻微的底切11，如图6所示。
在用于涂覆所述侧壁的非金属材料被使用情况下，人们可以使用喷射或以其他方式施加液体抗蚀剂，诸如但不限于，液态聚合物，以通过光刻法或者通过激光烧蚀从所述触垫的基底去除液体抗蚀剂，由此通过触垫的非限制性示例金(Au)层使得液体抗蚀剂仍保留在顶部表面的侧壁。
图8-9b描述本发明第二实施例，其中，在参照上述的传统工艺步骤中，对于管道内触垫(via-in-pad)工艺情况，经由合垫的技术，盲管道或通管道或孔7形成与印刷电路板1中，该印刷电路板随后被无电镀处理，以形成金属薄层或导电聚合物，或诸如石墨的其它导电材料。在无电镀的铜情况下，铜也被沉积在板1的外表面的基底铜层上。这将使其准备用于随后的电镀操作。接着，将导电性金属，通常是铜，则电镀到管道7中以及随后电镀到包含板1的面板的表面上。板1通常构建在较大的处理面板中并且随后在后面的路线(routing)步骤中从该面板被去除。该镀覆步骤被称为“面板镀覆(plate)”步骤，这是因为面板的整个表面被镀覆这一事实。一旦铜足够量的镀覆在管道7中，并随后镀覆在表面上，则进行填充步骤，在该填充步骤中，填充材料7a，通常是环氧树脂，填充在管道7中，并且在研磨步骤中从该表面上去除并磨平((planerized))成与该表面一样平。
此时，无电镀金属或导电聚合物形成在面板的表面上以制备用于随后的电镀步骤的被磨平的环氧树脂表面。或者，所述环氧树脂填充材料7a可以含有导电性粒子，诸如但不限于：来自杜邦(DuPont)公司CB100，其将消除或减轻对以前无电镀步骤的需要。接着，镀覆掩膜15，通常为光敏掩膜，被施加到板1的表面并且仅仅从将限定触垫7b的最终形状的区域被去除，而且在许多情况下，是所有剩余电路。随后在所暴露的图案上对该面板进行电镀，所暴露的图案包括所填充的环氧树脂表面。在这阶段可以被添加附加掩膜和具有不同形状和厚度的金属层以便堆建(build-up)后续金属层。该掩膜和镀覆步骤通常被称为图案镀覆步骤。在所暴露的图案上镀覆金属(通常是铜)之后，在添加最终的表面终结层之前去除光刻胶(photoresist)，该最终的表面终结层优选但不限于镍和金。然后，另一光刻胶被施加(封装抗蚀剂)，并且比图案区域稍大的区域，优选但不限于大2-3密耳，从所述图案区域有选择地被去除。接着，将临时抗蚀刻金属施加到包括该特征侧壁的所暴露区域。这将保护它免受随后的蚀刻步骤的影响。被施加到的所述特征的根部的任何临时抗蚀刻的金属可以采用激光烧蚀步骤去除(图8)。该封装光刻胶掩膜被去除，并且限定表面电路图案4的所暴露的金属，通常是铜，随后被蚀刻，得到非常笔直特征的侧壁，其不具有前面描述的底切效果(图9)。现在可以剥离临时掩膜封装层15(图9A)。在此时，通常可以通过无电镀或电镀步骤，向图案4整体或选择性地施加最终的表面终结部分。(图9B)如果电镀，该电路通过通常用于工业中的各种技术必定短接在一起。(作为一个例子，蚀刻一侧并使用另一未蚀刻侧为短路块以便通过板的管道电连接第一侧特征，或可替代地，采用前述工艺选择性地蚀刻令人关注的限定的较小区域，即，轨迹端点。)
可替代地，与临时金属蚀刻抗蚀剂不同，聚合物蚀刻抗蚀剂可通过各种技术施加，包括旋涂电镀、喷涂、静电喷涂以及本领域广为人知的其它技术。该涂料被施加到整个三维表面，包括侧壁，并被选择性地从你打算蚀刻掉的金属上去除。这可以利用光刻、激光烧蚀或本领域中已知的其他技术选择性地去除。
图10图释了本发明的第三实施例，其基本上类似于第二实施例，不同之处在于，非填充的管道7与被施加到在管道7的周围延伸以及向下延伸到管道7中的镀覆金属层4的外表面的金属或非金属涂料30一起被利用。
图11图释了本发明的第四实施例，其中临时抗蚀剂8被应用到的触垫7b或电路特征最终的表面终结部分以及大部分侧壁以便保护它免受蚀刻处理的有害底切影响。作为临时的抗蚀剂8，该抗蚀剂随后被去除，以暴露触垫7b或电路特征，其最终终结部分已经就位而具有特别笔直的侧壁。
尽管为公开目的已经描述当前优选实施例，但是在方法步骤的排列上有各种改变并且本领域技术人员能够做出装置部件。这些改变包含在通过附后的权利要求书所限定的本发明的精神内。

Claims (26)

1.一种在填充或非填充的镀覆管道上形成印刷电路板(PCB)上的触垫或电路的方法，其步骤包括：
将附加的金属或非金属涂料的任何一种施加到成品印刷电路或垫的最终表面，其包封最终表面板的侧壁，并且还覆盖金属层的侧壁，该金属层被镀覆到填充或非填充的管道以及在被镀覆在管道内和基底金属的表面上的镀覆金属周围的包裹的顶部，以提供对面板镀覆金属轻微的底切和对基底金属以及金属镀覆金属实际上没有底切，防止后续蚀刻工艺带来破坏，并在所述管道中镀覆金属并随后镀覆到表面时形成底层基底金属和表面镀覆金属的时候，确保了该管道的电连接的整体性和可靠性，以及去除或限制在所述垫周围的所述涂料的任何过量部分，以便防止在蚀刻被暴露的被包裹的板和基底金属层之后所述垫或电路短接到相邻垫或电路。
2.根据权利要求1所述方法，其中，所述涂料是适于电路或垫终端应用的永久金属。
3.根据权利要求1所述方法，其中，所述涂料为金属临时抗蚀剂，其将在蚀刻露出适于电路或垫终端应用的最终表面终结部分之后被去除，该金属临时抗蚀剂是金、钯或铑。
4.根据权利要求1所述方法，其中，所述涂料是金。
5.根据权利要求1所述方法，其中，所述涂料是钯。
6.根据权利要求1所述方法，其中，所述涂料是铑。
7.根据权利要求3所述方法，其中，所述临时抗蚀剂是锡。
8.根据权利要求3所述方法，其中，所述涂料是临时聚合物抗蚀剂，其将在蚀刻露出适于电路或垫终端应用的最终表面终结部分之后被去除。
9.根据权利要求8所述方法，其中，所述聚合物采用施加旋涂、喷涂或浸涂来施加。
10.根据权利要求9所述方法，其中，所述聚合物采用施加静电喷涂来施加。
11.根据权利要求8所述方法，其中，所述聚合物是光敏聚合物，其通过光刻法选择性地被去除。
12.根据权利要求9所述方法，其中，所述聚合物通过激光烧蚀或机械研磨技术选择性地被去除。
13.一种用于在填充或非填充的管道上形成印刷电路板(PCB)上的触垫或电路方法，该步骤包括：
将附加的金属或非金属涂料的任何一种施加到表面和金属层的侧壁上，该金属层被镀覆到填充或非填充的管道以及在被镀覆在管道内和基底金属的表面上的镀覆金属周围的包裹的顶部，以提供对面板镀覆金属轻微的底切和对基底金属以及金属镀覆金属实际上没有底切，防止后续蚀刻工艺带来破坏，并在所述管道中镀覆金属并随后镀覆到表面时形成底层基底金属和表面镀覆金属的时候，确保了该管道的电连接的整体性和可靠性，去除或限制在所述垫或电路周围的所述涂料的任何过量部分，以便防止在蚀刻被暴露的被包裹的板和基底金属层之后所述垫或电路短接到相邻垫或电路。
14.根据权利要求13所述方法，其中，所述涂料是适于电路或垫终端应用的永久金属。
15.根据权利要求13所述方法，其中，所述涂料为金属临时抗蚀剂，其将在蚀刻露出准备接受适当最终表面终结部分的垫或电路之后被去除。
16.根据权利要求13所述方法，其中，所述涂料是金。
17.根据权利要求13所述方法，其中，所述涂料是钯。
18.根据权利要求13所述方法，其中，所述涂料是铑。
19.根据权利要求15所述方法，其中，所述临时抗蚀剂是锡。
20.根据权利要求13所述方法，其中，所述涂料是临时聚合物抗蚀剂，其将在蚀刻露出准备接受适当最终表面终结部分的垫或电路之后被去除。
21.根据权利要求20所述方法，其中，所述聚合物采用施加旋涂、喷涂或浸涂来施加。
22.根据权利要求21所述方法，其中，所述聚合物采用施加静电喷涂来施加。
23.根据权利要求20所述方法，其中，所述聚合物是光敏聚合物，其通过光刻法选择性地被去除。
24.根据权利要求21所述方法，其中，所述聚合物通过激光烧蚀或机械研磨技术选择性地被去除。
25.一种包括在填充或非填充镀覆管道上方形成印刷电路板(PCB)上的触垫或电路的构件，包括：
覆盖成品印刷电路或垫的最终表面的附加的金属或非金属涂料的任何一种，其包封最终表面板的侧壁，并且还覆盖金属层的侧壁，该金属层被镀覆到填充或非填充的管道以及在被镀覆在管道内和基底金属的表面上的镀覆金属周围的包裹的顶部，以提供对面板镀覆金属轻微的底切和对基底金属以及金属镀覆金属实际上没有底切，防止后续蚀刻工艺带来破坏，并在所述管道中镀覆金属并随后镀覆到表面时形成底层基底金属和表面镀覆金属的时候，确保了该管道的电连接的整体性和可靠性，其中所述垫周围的所述涂料的任何过量部分被去除或限制，以便防止在被暴露的被包裹的板和基底金属层已经被蚀刻之后所述垫或电路短接到相邻垫或电路。
26.一种包括在填充或非填充镀覆管道上方形成印刷电路板(PCB)上的触垫或电路的构件，包括：
覆盖表面和金属层的侧壁的附加的金属或非金属涂料，该金属层被镀覆到填充或非填充的管道以及在被镀覆在管道内和基底金属的表面上的镀覆金属周围的包裹的顶部，以提供对面板镀覆金属轻微的底切和对基底金属以及金属镀覆金属实际上没有底切，防止后续蚀刻工艺带来破坏，并在所述管道中镀覆金属并随后镀覆到表面时形成底层基底金属和表面镀覆金属的时候，确保了该管道的电连接的整体性和可靠性，其中，在所述垫或电路周围的所述涂料的任何过量部分被去除或限制，以便防止在被暴露的被包裹的板和基底金属层已经被蚀刻之后所述垫或电路短接到相邻垫或电路。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10201080B2 (en) 2014-12-18 2019-02-05 Flextronics Ap, Llc Integrated system of an electronic module and conductive fabric and method of making the same
CN107102703A (zh) * 2017-05-03 2017-08-29 北京新松佳和电子系统股份有限公司 用于嵌入式产品的计算机板卡
US10568202B2 (en) * 2017-07-25 2020-02-18 International Business Machines Corporation Tamper-respondent assembly with interconnect characteristic(s) obscuring circuit layout

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0575292A1 (de) * 1992-06-15 1993-12-22 Dyconex Patente Ag Verfahren zur Herstellung von Substraten mit Durchführungen
CN101507373A (zh) * 2006-06-30 2009-08-12 日本电气株式会社 布线板、使用布线板的半导体器件、及其制造方法
CN102576701A (zh) * 2009-09-02 2012-07-11 李同乐 Ic封装件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU902682A3 (ru) * 1974-07-12 1982-01-30 Сименс Аг (Фирма) Способ получени микроструктур
JPH05275820A (ja) * 1992-03-24 1993-10-22 Nitto Denko Corp 導通路付き両面回路基板およびその製造方法
RU2040128C1 (ru) * 1992-08-14 1995-07-20 Научно-исследовательский институт измерительных систем Способ изготовления плат для гибридных интегральных схем
JP2680234B2 (ja) * 1992-11-12 1997-11-19 株式会社日立製作所 配線パターン形成方法
JPH06252529A (ja) * 1993-03-02 1994-09-09 Nec Corp プリント配線板の製造方法
JP3224010B2 (ja) * 1995-05-12 2001-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション キャップ付き電気相互接続構造およびその作成方法
KR100273089B1 (ko) * 1995-11-10 2001-01-15 엔도 마사루 다층프린트 배선판 및 다층프린트 배선판의 제조방법
JPH1022610A (ja) * 1996-07-05 1998-01-23 Otsuka Chem Co Ltd プリント回路板の製造方法
JP3524441B2 (ja) * 1999-08-10 2004-05-10 新光電気工業株式会社 配線形成方法
US6586683B2 (en) * 2001-04-27 2003-07-01 International Business Machines Corporation Printed circuit board with mixed metallurgy pads and method of fabrication
US6815126B2 (en) * 2002-04-09 2004-11-09 International Business Machines Corporation Printed wiring board with conformally plated circuit traces
JP2004103605A (ja) * 2002-09-04 2004-04-02 Murata Mfg Co Ltd 微細配線形成方法
TWI287956B (en) * 2005-04-11 2007-10-01 Phoenix Prec Technology Corp Conducting bump structure of circuit board and fabricating method thereof
KR100688833B1 (ko) * 2005-10-25 2007-03-02 삼성전기주식회사 인쇄회로기판의 도금층 형성방법 및 이로부터 제조된인쇄회로기판
JP4730220B2 (ja) * 2005-11-29 2011-07-20 凸版印刷株式会社 回路基板の製造方法
US20080216704A1 (en) * 2007-03-09 2008-09-11 Fisher Controls International Llc Conformal Coating
JP5281831B2 (ja) * 2008-06-30 2013-09-04 株式会社荏原製作所 導電材料構造体の形成方法
RU2406280C1 (ru) * 2009-12-21 2010-12-10 Открытое акционерное общество "Научно-исследовательский институт приборостроения имени В.В. Тихомирова" Способ изготовления микрополосковых свч-плат

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0575292A1 (de) * 1992-06-15 1993-12-22 Dyconex Patente Ag Verfahren zur Herstellung von Substraten mit Durchführungen
CN101507373A (zh) * 2006-06-30 2009-08-12 日本电气株式会社 布线板、使用布线板的半导体器件、及其制造方法
CN102576701A (zh) * 2009-09-02 2012-07-11 李同乐 Ic封装件及其制造方法

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