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CN104752313B - 一种半导体器件的制造方法和半导体器件 - Google Patents

一种半导体器件的制造方法和半导体器件 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法和半导体器件，涉及半导体技术领域。本发明的半导体器件的制造方法，可以通过深绝缘沟槽以及介电盖帽层对位于埋入式绝缘层下方的第一半导体衬底与位于埋入式绝缘层上方的第二半导体衬底上的晶体管以及互连线进行有效隔离，最大程度地降低基板耦合作用，提高半导体器件的性能。本发明的半导体器件，具有深绝缘沟槽以及介电盖帽层，可以对位于埋入式绝缘层下方的第一半导体衬底与位于埋入式绝缘层上方的第二半导体衬底上的晶体管以及互连线进行有效隔离，最大程度地降低基板耦合作用，提高半导体器件的性能。

Description

一种半导体器件的制造方法和半导体器件
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和半导体器件。
背景技术
在半导体技术领域中，射频前端模块（Radio Frequency Frond-End Module，简称RF FEM），是无线通信设备（例如手机、平板电脑等）中的关键组件，而射频开关器件（简称射频开关，通常为集成电路或集成电路的一部分）又是射频前端模块的关键组件之一。射频前端模块（RF FEM）中的射频开关，需要具有高的信号保真性、低的插入损失、良好的线性特征和较小的信号形变。
在现有技术中，射频开关通常采用砷化镓（GaAs）半导体晶体管制造，其加工制造及封装成本较昂贵。近年来，随着半导体技术的进步，已经可以采用绝缘体上硅金属氧化物半导体场效应晶体管（SOIMOS）制造射频开关器件，并且制得的射频开关器件已经能够接近或达到采用砷化镓（GaAs）半导体晶体管制造的射频开关器件的性能水平。
然而，在SOI（绝缘体上硅）衬底上的硅薄膜MOSFET（金属氧化物半导体场效应晶体管）和金属互连线，仍然与埋入式氧化层（BOX）下的硅衬底有强烈的耦合作用，如果不采用有效的绝缘措施，对射频（RF）开关的线性特征和谐震输出都有相当的影响。
因此，为了解决现有技术中的上述问题，需要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提出一种新的半导体器件的制造方法，将位于BOX下的第一半导体衬底与位于BOX上方的第二半导体衬底上的晶体管以及互连线通过深绝缘沟槽进行隔离，最大程度地降低基板耦合作用，保证半导体器件（例如：射频开关）的线性特征和谐震输出特性，提高半导体器件的性能。
本发明实施例一提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供包括自下而上依次层叠的第一半导体衬底、埋入式绝缘层和第二半导体衬底的绝缘体上硅衬底，在所述绝缘体上硅衬底的第一区域和第二区域形成位于所述第二半导体衬底内的浅沟槽隔离以及位于所述第二半导体衬底内部和上表面的晶体管；
步骤S102：在所述第二半导体衬底上形成具有开口的硬掩膜层，所述开口暴露出所述第二半导体衬底位于第二区域的部分；
步骤S103：利用所述硬掩膜层进行刻蚀，去除位于第二区域内的晶体管和浅沟槽隔离以及所述第二半导体衬底和所述埋入式绝缘层位于第二区域的部分，以形成深绝缘沟槽；
步骤S104：去除所述硬掩膜层，形成覆盖所述深绝缘沟槽的底部和侧壁以及所述第二半导体衬底的介电盖帽层。
可选地，在所述步骤S101中，还包括在位于所述绝缘体上硅衬底的第一区域的晶体管的栅极以及源极、漏极的上方形成金属硅化物的步骤。
可选地，所述步骤S101包括：
步骤S1011：提供包括自下而上依次层叠的第一半导体衬底、埋入式绝缘层和第二半导体衬底的绝缘体上硅衬底，在所述绝缘体上硅衬底的第一区域和第二区域形成位于所述第二半导体衬底内的浅沟槽隔离；
步骤S1012：在所述绝缘体上硅衬底的第一区域和第二区域形成位于第二半导体衬底的上表面的晶体管；
步骤S1013：在所述绝缘体上硅衬底的第二区域形成覆盖第二半导体衬底的上表面的金属硅化物阻挡层；
步骤S1014：在位于所述绝缘体上硅衬底的第一区域的晶体管的栅极以及源极、漏极的上方形成金属硅化物。
可选地，所述步骤S102包括：
步骤S1021：在所述第二半导体衬底的上表面形成硬掩膜材料层；
步骤S1022：在所述硬掩膜材料层上形成在所述绝缘体上硅衬底的第一区域具有开口的光刻胶层；
步骤S1023：以所述光刻胶层为掩膜对所述硬掩膜材料层进行刻蚀以形成所述硬掩膜层；
步骤S1024：去除所述光刻胶层。
可选地，在所述步骤S102中，所述硬掩膜层的材料包括非晶碳。
可选地，在所述步骤S104中，所述介电盖帽层的材料为氮化硅。
可选地，在所述步骤S104中，去除所述硬掩膜层的方法为灰化法。
可选地，在所述步骤S104中，去除所述硬掩膜层的方法为采用氧等离子体进行灰化。
可选地，在所述步骤S103与所述步骤S104之间还包括步骤S1023：
以所述硬掩膜层作为遮蔽层，对所述第一半导体衬底的与所述深绝缘沟槽相对应的区域进行离子注入。
可选地，在所述步骤S1023中，所注入的离子包括氩和硼。
本发明实施例二提供一种半导体器件，包括绝缘体上硅衬底，其中所述绝缘体上硅衬底包括自下而上依次层叠的第一半导体衬底、埋入式绝缘层和第二半导体衬底；所述半导体器件还包括位于所述绝缘体上硅衬底的第一区域且位于所述第二半导体衬底上的晶体管、位于所述绝缘体上硅衬底的第二区域且暴露出所述第一半导体衬底的深绝缘沟槽、以及覆盖所述深绝缘沟槽的底部和侧壁与所述第二半导体衬底的介电盖帽层。
可选地，所述介电盖帽层的材料为氮化硅。
可选地，所述晶体管的栅极以及源极、漏极的上方形成有金属硅化物。
可选地，所述半导体器件还包括位于所述深绝缘沟槽底部的离子注入层。
可选地，所述离子注入层中的离子包括氩和硼。
本发明的半导体器件的制造方法，可以通过深绝缘沟槽以及介电盖帽层对位于埋入式绝缘层下方的第一半导体衬底与位于埋入式绝缘层上方的第二半导体衬底上的晶体管以及互连线进行有效隔离，最大程度地降低基板耦合作用，提高半导体器件的性能。本发明的半导体器件，具有深绝缘沟槽以及介电盖帽层，可以对位于埋入式绝缘层下方的第一半导体衬底与位于埋入式绝缘层上方的第二半导体衬底上的晶体管以及互连线进行有效隔离，最大程度地降低基板耦合作用，提高半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1G为本发明实施例一的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；
图2为本发明实施例一的一种半导体器件的制造方法的一种示意性流程图；
图3为本发明实施例二的一种半导体器件的结构示意性剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件的制造方法，可以用于制造射频开关器件或包括射频开关器件的半导体器件，将位于BOX下的第一半导体衬底与位于BOX上方的第二半导体衬底上的晶体管以及互连线通过深沟槽以及盖帽层实现隔离，可以最大程度地降低基板耦合作用，保证半导体器件的线性特征和谐震输出特性，提高半导体器件的性能。
下面，参照图1A-图1G以及图2来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1A至1G为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图2为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
本实施例的半导体器件的制造方法，可以用于制造射频开关器件或包括该射频开关器件的半导体器件（例如射频前端模块）。示例性地，该方法具体包括如下步骤：
步骤A1：提供包括自下而上依次层叠的第一半导体衬底1001、埋入式绝缘层1002和第二半导体衬底1003的绝缘体上硅（SOI）衬底100，在所述绝缘体上硅衬底100的第一区域和第一区域外的第二区域形成位于第二半导体衬底1003内的多个浅沟槽隔离（STI）101（图中仅示出了一个STI），在所述绝缘体上硅衬底100的第一区域和第一区域外的第二区域形成位于第二半导体衬底1003的内部和上表面的晶体管102，如图1A所示。
其中，埋入式绝缘层1002通常为埋入式氧化物层（BOX）；第一半导体衬底1001可以称作承载衬底，第二半导体衬底1003可以称作硅器件层。
在本步骤中，可以在位于第一区域的晶体管102的源极、漏极以及栅极的上方形成金属硅化物（Silicide）103，如图1A所示。为了在位于第二半导体衬底1003的第一区域的晶体管102的源极、漏极以及栅极的上方形成金属硅化物（Silicide）103，通常需要在第二半导体衬底1003的第二区域形成金属硅化物遮蔽层（SAB）1030，如图1A所示
示例性地，步骤A1可以包括如下步骤：
步骤A101：提供包括自下而上依次层叠的第一半导体衬底1001、埋入式绝缘层1002和第二半导体衬底1003的绝缘体上硅（SOI）衬底100，在所述绝缘体上硅衬底100的第一区域和第二区域形成位于第二半导体衬底1003内的浅沟槽隔离（STI）101；
步骤A102：在所述绝缘体上硅衬底100的第一区域和第二区域形成位于第二半导体衬底1003的上表面的多个晶体管102；
步骤A103：在所述绝缘体上硅衬底100的第二区域形成覆盖第二半导体衬底1003的上表面的金属硅化物阻挡层1030；
步骤A104：在位于所述绝缘体上硅衬底100的第一区域的晶体管的栅极以及源极、漏极的上方形成金属硅化物103。
在本实施例中，晶体管102可以包括多种类型的晶体管，例如，可以包括N型晶体管和P型晶体管，还可以包括普通晶体管与双栅晶体管等，在此并不进行限定。此外，在本实施例中，在步骤A1中除了形成浅沟槽隔离101、晶体管102之外，还可以形成其他各种可行的器件，在此并不进行限定。
步骤A2：形成在所述第二半导体衬底1003的第二区域具有开口的硬掩膜层104，如图1C所示。其中，硬掩膜层104覆盖第二半导体衬底1003的第一区域，硬掩膜层104的开口暴露出第二半导体衬底1003的第二区域，即，暴露出位于浅沟槽隔离101顶面、晶体管的栅极及其栅极侧壁之上的金属硅化物阻挡层1030。
其中，硬掩膜层104的材料可以为非晶碳或其他适合做硬掩膜层的材料。
示例性地，形成硬掩膜层104的方法包括：
步骤A201：在所述第二半导体衬底1003的上方形成硬掩膜材料层，在该硬掩膜材料层上形成在第二区域具有开口的光刻胶层105，以所述光刻胶层105为掩膜对该硬掩膜材料层进行刻蚀，以形成在所述第二半导体衬底1003的第二区域具有开口的硬掩膜层104，如图1B所示。
步骤A202：通过湿法剥离去除光刻胶层105，如图1C所示。
其中，光刻胶层105可以采用负性光刻胶，也可以采用正性光刻胶。去除光刻胶层105的方法，除了湿法剥离外，还可以为其他任何合适的方法。
步骤A3：利用所述硬掩膜层104进行刻蚀，去除硬掩膜层104的开口所暴露的位于第二区域内的金属硅化物阻挡层1030、晶体管102（包括栅极和栅极侧壁）、第二半导体衬底1003和浅沟槽隔离101，并去除埋入式绝缘层1002位于第二区域的部分，暴露出所述第一半导体衬底1001位于第二区域的部分，以形成深绝缘沟槽106，如图1D所示。
步骤A4：在形成深绝缘沟槽106之后，以所述硬掩膜层104作为掩膜（遮蔽层），对第一半导体衬底1001的与深绝缘沟槽106相对应的区域进行离子注入，如图1E所示。
在图1E中，向下的箭头用于示意离子注入过程。显然，第一半导体衬底1001的与深绝缘沟槽106相对应的区域，就是指是深绝缘沟槽106所在的区域。对第一半导体衬底1001进行离子注入，作用在于绝缘和诱捕抑制（Isolation and trapping suppression），可以提高器件的性能。其中，注入的离子可以为氩（Ar）和硼（B），也可为其他合适的元素。在本实施例中，步骤A4可以省略。
步骤A5：去除硬掩膜层104，如图1F所示。
示例性地，所采用的去除方法为灰化法或其他合适的方法。在采用灰化法时，可以采用氧等离子体进行灰化。
步骤A6：形成覆盖第二半导体衬底1003（具体指第二半导体衬底1003的第一区域）以及深绝缘沟槽106的底部和侧壁的介电盖帽层（capping film）107，如图1G所示。
显然，位于第二半导体衬底1003的第一区域的浅沟槽隔离（图中未示出）、金属硅化物103、晶体管102被介电盖帽层107所覆盖。
介电盖帽层107的材料，可以为氮化硅（SiN），也可为其他合适的绝缘材料。
其中，形成介电盖帽层107的方法，可以为沉积介电材料并进行平坦化处理。并且，平坦化处理可以采用CMP或其他合适的方法。
在本实施例中，深绝缘沟槽106以及介电盖帽层107能够对位于埋入式绝缘层1002下方的第一半导体衬底1001与位于埋入式绝缘层1002上方的第二半导体衬底1003上的晶体管102（位于第一区域的晶体管）以及互连线（互连线可在后续工艺中形成，也可在形成深沟槽之前形成）形成良好隔离，因而可以最大程度上降低基板耦合作用，保证半导体器件的线性特征和谐震输出特性，提高半导体器件的性能。
至此，完成了本实施例的半导体器件的制造方法的相关步骤的介绍，后续还可以包括现有技术中的各种其他步骤，此处不再赘述。
本实施例的半导体器件的制造方法，可以保证深绝缘沟槽106以及介电盖帽层107对位于埋入式绝缘层1002下方的第一半导体衬底1001与位于埋入式绝缘层1002上方的第二半导体衬底1003上的晶体管102以及互连线的隔离效果，最大程度上降低基板耦合作用，提高半导体器件的性能。
图2示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供包括自下而上依次层叠的第一半导体衬底、埋入式绝缘层和第二半导体衬底的绝缘体上硅衬底，在所述绝缘体上硅衬底的第一区域和第二区域形成位于所述第二半导体衬底内的浅沟槽隔离以及位于所述第二半导体衬底内部和上表面的晶体管；
步骤S102：在所述第二半导体衬底上形成具有开口的硬掩膜层，所述开口暴露出所述第二半导体衬底位于第二区域的部分；
步骤S103：利用所述硬掩膜层进行刻蚀，去除位于第二区域内的晶体管和浅沟槽隔离以及所述第二半导体衬底和所述埋入式绝缘层位于第二区域的部分，以形成深绝缘沟槽；
步骤S104：去除所述硬掩膜层，形成覆盖所述深绝缘沟槽的底部和侧壁以及所述第二半导体衬底的介电盖帽层。
实施例二
本发明实施例提供一种半导体器件，可以采用实施例一所述的方法制备。
如图3所示，本实施例提供一种半导体器件，包括绝缘体上硅衬底100，其中所述绝缘体上硅衬底100包括自下而上依次层叠的第一半导体衬底1001、埋入式绝缘层1002和第二半导体衬底1003；所述半导体器件还包括位于所述绝缘体上硅衬底100的第一区域且位于所述第二半导体衬底上的晶体管102、位于所述绝缘体上硅衬底100的第二区域且暴露出所述第一半导体衬底的深绝缘沟槽106、以及覆盖所述深绝缘沟槽106的底部和侧壁与所述第二半导体衬底的介电盖帽层107。
其中，所述介电盖帽层107的材料可以为氮化硅或其他合适的材料。
进一步地，所述晶体管的栅极以及源极、漏极的上方形成有金属硅化物103。
可选地，所述半导体器件还包括位于所述深绝缘沟槽106底部的离子注入层（图中未示出）。其中，所述离子注入层中的离子包括氩和硼。
与本实施例的半导体器件的具体结构相关的其他内容，可以参照实施例一的内容，此处不再赘述。
本实施例的半导体器件，具有深绝缘沟槽106以及介电盖帽层107，可以对位于埋入式绝缘层1002下方的第一半导体衬底1001与位于埋入式绝缘层1002上方的第二半导体衬底1003上的晶体管102以及互连线进行有效隔离，最大程度上降低基板耦合作用，提高半导体器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括自下而上依次层叠的第一半导体衬底、埋入式绝缘层和第二半导体衬底的绝缘体上硅衬底，在所述绝缘体上硅衬底的第一区域和第二区域形成位于所述第二半导体衬底内的浅沟槽隔离以及位于所述第二半导体衬底内部和上表面的晶体管；
步骤S102：在所述第二半导体衬底上形成具有开口的硬掩膜层，所述开口暴露出所述第二半导体衬底位于第二区域的部分；
步骤S103：利用所述硬掩膜层进行刻蚀，去除位于第二区域内的晶体管和浅沟槽隔离以及所述第二半导体衬底和所述埋入式绝缘层位于第二区域的部分，以形成深绝缘沟槽；
步骤S104：去除所述硬掩膜层，形成覆盖所述深绝缘沟槽的底部和侧壁以及所述第二半导体衬底的介电盖帽层，
其中，所述深绝缘沟槽以及所述介电盖帽层对位于所述埋入式绝缘层下方的第一半导体衬底与位于所述埋入式绝缘层上方的第二半导体衬底上的晶体管进行有效隔离，降低基板耦合作用。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，还包括在位于所述绝缘体上硅衬底的第一区域的晶体管的栅极以及源极、漏极的上方形成金属硅化物的步骤。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述步骤S101包括：
步骤S1011：提供包括自下而上依次层叠的第一半导体衬底、埋入式绝缘层和第二半导体衬底的绝缘体上硅衬底，在所述绝缘体上硅衬底的第一区域和第二区域形成位于所述第二半导体衬底内的浅沟槽隔离；
步骤S1012：在所述绝缘体上硅衬底的第一区域和第二区域形成位于第二半导体衬底的上表面的晶体管；
步骤S1013：在所述绝缘体上硅衬底的第二区域形成覆盖第二半导体衬底的上表面的金属硅化物阻挡层；
步骤S1014：在位于所述绝缘体上硅衬底的第一区域的晶体管的栅极以及源极、漏极的上方形成金属硅化物。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：
步骤S1021：在所述第二半导体衬底的上表面形成硬掩膜材料层；
步骤S1022：在所述硬掩膜材料层上形成在所述绝缘体上硅衬底的第一区域具有开口的光刻胶层；
步骤S1023：以所述光刻胶层为掩膜对所述硬掩膜材料层进行刻蚀以形成所述硬掩膜层；
步骤S1024：去除所述光刻胶层。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述硬掩膜层的材料包括非晶碳。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述介电盖帽层的材料为氮化硅。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，去除所述硬掩膜层的方法为灰化法。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，去除所述硬掩膜层的方法为采用氧等离子体进行灰化。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103与所述步骤S104之间还包括步骤S1023：
以所述硬掩膜层作为遮蔽层，对所述第一半导体衬底的与所述深绝缘沟槽相对应的区域进行离子注入。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S1023中，所注入的离子包括氩和硼。
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