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CN104641364A - Lsi和lsi制造方法 - Google Patents

Lsi和lsi制造方法 Download PDF

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CN104641364A
CN104641364A CN201380048530.7A CN201380048530A CN104641364A CN 104641364 A CN104641364 A CN 104641364A CN 201380048530 A CN201380048530 A CN 201380048530A CN 104641364 A CN104641364 A CN 104641364A
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CN
China
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address
kernel
register
signal
lsi
Prior art date
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Application number
CN201380048530.7A
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English (en)
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岛井优介
远山治
小川吉大
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

本发明的LSI(1)具有地址解码器，该地址解码器预先设定有按照动作模式信号(101)同时访问的IP核(4)和控制用寄存器的组合，因此，能够利用1个系统地址信号访问多个控制用寄存器。因此，无需对CPU(2)准备控制用寄存器组合的数量个的选择信号，能够减轻对CPU的动作进行编码的作业，降低CPU(2)的程序开发负担。

Description

LSI和LSI制造方法
技术领域
本发明涉及具有多个IP核的LSI及LSI制造方法。
背景技术
近年来，使用了通过连接被称作IP核(Intellectual Property Core：知识产权核)的电路模块来设计LSI的方法。IP核的控制是通过由CPU访问配置在IP核内的IP核控制用寄存器而实现的。此时，在使用多个进行类似处理的IP核那样的情况下，大多在对各个IP核的动作进行控制的控制用寄存器中写入相同的值。但是，CPU必须逐个访问写入相同值的控制用寄存器，存在CPU的负载增大这样的问题。为了解决上述问题，提出了如下的LSI：通过访问将两个IP核对应起来的公共地址来使两个IP核并行地动作，能够降低CPU的负荷(例如专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2004-362157号公报
发明内容
发明要解决的问题
专利文献1中公开的LSI具有两个IP核和1个地址解码器。此外，IP核在内部具有多个控制用寄存器。此外，在各IP核之间，对写入相同值的控制用寄存器分配相同的公共地址，来作为用于识别控制用寄存器的地址。CPU在访问各寄存器时，输出上位地址(选择信号)和下位地址(公共地址)。能够利用上位地址指定多个IP核，利用下位地址指定写入相同值的多个控制用寄存器。但是，在所使用的IP核较多且希望变更欲同时访问的IP核的组合的情况下，需要准备IP核的组合的数量个公共地址，使得在CPU上执行的程序的复杂度增加。其结果是，存在对CPU的动作进行编码的作业增多、其程序开发负担变大这样的问题。
本发明是鉴于上述问题而完成的，其目的在于，既能够降低CPU的程序开发负担，又能够同时访问多个IP核。
用于解决问题的手段
本发明的LSI具有：多个IP核，它们具有多个寄存器，对输入数据进行处理；地址解码器，其选择所述多个寄存器并激活；以及CPU，其向所述地址解码器输出指定在所述输入数据的处理中使用的所述IP核的寄存器的系统地址信号，向由所述地址解码器激活的寄存器写入所述输入数据的信息，所述地址解码器在所述输入数据的处理中使用的所述IP核的寄存器中，选择由所述系统地址信号指定的寄存器以及写入与该指定的寄存器相同信息的其它寄存器并激活。
在本发明的LSI制造方法中，所述LSI具有：多个IP核，它们具有多个寄存器，对输入数据进行处理；地址解码器，其选择所述多个寄存器并激活；以及CPU，其向所述地址解码器输出指定在所述输入数据的处理中使用的所述IP核的寄存器的系统地址信号，向由所述地址解码器激活的寄存器写入所述输入数据的信息，其中，在所述LSI制造方法中，具有如下步骤：对各寄存器生成系统地址映射，该系统地址映射被分配有所述CPU识别所述多个寄存器用的系统地址和所述地址解码器识别所述多个寄存器用的IP用地址；生成寄存器组化信息，该寄存器组化信息构成包含由1个系统地址信号激活的多个寄存器的组；使用所述系统地址映射和所述寄存器组化信息，生成将相同的组中包含的多个系统地址与所述IP用地址对应起来的地址解码信息；以及，基于所述地址解码信息，制造所述地址解码器。
发明效果
本发明的LSI具有地址解码器，该地址解码器选择由1个系统地址信号指定的控制用寄存器和写入与该指定的控制用寄存器相同信息的其它寄存器并激活，因此，即使在所使用的IP核增加的情况下，也能够利用1个系统地址信号访问多个控制用寄存器，而不会增加CPU的程序开发负担。
附图说明
图1是实施方式1的LSI的结构图。
图2是示出实施方式1的LSI的动作流程图的图。
图3是示出实施方式1的系统地址映射的图。
图4是示出实施方式1的各IP核的地址解码信息的图。
图5是示出实施方式1的彼此连接的IP核对输入视频信号数据进行处理的例子的图(选择路径1时)。
图6是示出实施方式2的彼此连接的IP核对输入视频信号数据进行并行处理的例子的图(选择路径1时)。
图7是示出实施方式2的彼此连接的IP核对输入视频信号数据进行并行处理的例子的图(选择路径2时)。
图8是实施方式3的LSI的结构图。
图9是实施方式4的LSI的结构图。
图10是示出实施方式5的地址解码信息生成流程图的图。
图11是示出实施方式5的实例名的一览的图。
图12是示出实施方式5的各IP核的地址映射的图。
图13是示出实施方式5的控制用寄存器组化信息的图。
图14是示出对实施方式5的分配IP用地址和系统地址的动作进行说明的流程图的图。
具体实施方式
实施方式1
以下，使用图1～图5，针对本发明的实施方式1的LSI，以对视频信号数据进行处理的LSI为例进行说明。图1是实施方式1的LSI的结构图。图2是示出实施方式1的LSI的动作流程图的图。图3是示出实施方式1的系统地址映射的图。图4是示出实施方式1的各IP核的地址解码信息的图。图5是示出实施方式1的彼此连接的IP核对输入视频信号数据进行处理的例子(选择路径1时)的图。
如图1所示，实施方式1的LSI 1由CPU 2、动作模式控制电路6、地址解码器3、IP核(4ipa1、4ipa2、4ipb、4ipc)(以下，将各IP核统称做“IP核4”)和选择器5构成。LSI 1基于经由用户界面(未图示)等输入的格式及/或分辨率等各种信息，对从视频信号输入装置7输出的输入视频信号数据105(输入数据)进行图像质量调节等处理，输出输出视频信号数据106或107。
CPU 2访问后述的IP核4，使IP核4执行对输入视频信号数据105的处理。此外，CPU 2在进行访问时，输出系统地址信号100和写入使能信号102。此处，系统地址信号100是表示系统地址的信号。此外，系统地址是识别从CPU 2观察到的全部元件(包含未图示的存储器等)的位置的值。此外，写入使能信号102是表示后述的地址解码器3对控制用寄存器的访问是读出还是写入的信号。在对控制用寄存器的访问为“读取”的情况下，该写入使能信号为“读取(Read)”，在为“写入”的情况下，该写入使能信号为“写入(Write)”。此外，由地址解码器3访问的控制用寄存器成为能够读出或写入的状态。将该状态称作激活。
动作模式控制电路6输出动作模式信号101。此处，动作模式信号101是决定在由LSI 1处理输入视频信号数据105时使用的IP核4的组合的信号。
地址解码器3接收系统地址信号100、动作模式信号101和写入使能信号102，输出IP用地址信号103和芯片选择信号104。此外，IP用地址信号103是表示IP用地址的信号。此外，IP用地址是地址解码器3用于识别后述的IP核4的控制用寄存器的位置的地址。借助地址解码器3，CPU 2能够访问期望的IP核4。
IP核4是执行特定的处理的功能模块，例如为图像处理电路或声音处理电路等。IP核4在内部具有控制用寄存器，通过CPU 2向控制用寄存器写入与输入视频信号数据105的格式等相关的信息，对输入视频信号数据105进行处理。IP核4接收IP用地址信号103、芯片选择信号104和写入使能信号102，将控制用寄存器激活。针对被激活的控制用寄存器，由CPU 2执行写入处理。例如，在将输入视频信号数据105转换为期望的格式的情况下，CPU 2向被激活的控制用寄存器写入期望的格式。
选择器5切换多个IP核4的连接关系。选择器5接收动作模式信号101，变更输入视频信号数据105的处理路径。
接下来，使用图2，对LSI 1的动作进行说明。
步骤201是动作模式的切换步骤。动作模式的切换步骤是利用选择器5来切换对输入视频信号数据105进行处理的IP核4的组合的步骤。
在步骤201中，动作模式控制电路6向选择器5和地址解码器3输出动作模式信号101。
选择器5基于动作模式信号101，从所使用的多个IP核4中选择指定的IP核4并连接。例如，在动作模式信号101的动作模式为路径1的情况下，选择器5连接IP核4ipa1和IP核4ipb，此外，连接IP核4ipa2和IP核4ipc。此外，在动作模式为路径2的情况下，选择器5连接IP核4ipa1和IP核4ipc，并连接IP核4ipa2和IP核4ipb。此时，被连接的IP核4的组合对应于具有在后述的步骤202描述的、由1个系统地址信号激活的控制用寄存器的IP核4的组合。例如，在IP核4ipa1和IP核4ipb内的控制用寄存器被1个系统地址信号激活的情况下，选择器5连接IP核4ipa1和IP核4ipb。在完成了IP核4的连接的切换后，转入步骤202。
步骤202是进行寄存器设定的步骤。寄存器设定是向由CPU 2激活的控制用寄存器写入与输入视频信号数据105相关的信息的动作。
在步骤202中，CPU 2向地址解码器3输出系统地址信号100和写入使能信号102。此外，CPU 2向IP核4输出写入使能信号102。
接下来，地址解码器3从CPU 2接收系统地址信号100和写入使能信号102，从动作模式控制电路6接收动作模式信号101，向IP核4输出IP用地址信号103和芯片选择信号104。
此处，使用图3、图4，详细说明地址解码器3接收系统地址信号100、写入使能信号102和动作模式信号101，输出IP用地址信号103和芯片选择信号104的动作。
图3是示出实施方式1的系统地址映射的图。地址解码器3利用该系统地址映射301，决定IP用地址信号103和芯片选择信号104。
系统地址映射301将所使用的IP核4的实例名、控制用寄存器名、IP用地址与各控制用寄存器的系统地址对应起来。实例名是为了识别IP核4而分配的名称。此处，各IP核4ipa1、4ipa2、4ipb、4ipc的实例名分别对应于ipa1、ipa2、ipb、ipc。此外，控制用寄存器名表示IP核4内的控制用寄存器的名称，且被赋予了基于写入值的名称。例如，对写入输入视频信号105的格式的控制用寄存器分配format这样的控制用寄存器名。同样，对写入分辨率的控制用寄存器分配resolution这样的控制用寄存器名，对写入帧速率的控制用寄存器分配framerate这样的控制用寄存器名。IP用地址是地址解码器3识别控制用寄存器的位置的值，对各IP核4内的控制用寄存器分别分配有IP用地址。与系统地址不同的是，该IP用地址只要在IP核内能够识别出控制用寄存器即可，可以对不同的IP核间的控制用寄存器分配相同的值。例如，在图3中，对各IP核4内的控制用寄存器分配了0～2的IP用地址。基于该系统地址映射301，生成图4所示的地址解码信息302。
图4是示出地址解码信息302的图。在地址解码信息302中，将各IP核4各自的IP用地址与多个系统地址对应起来。与1个IP用地址对应的多个系统地址的组合(组)是利用1个系统地址信号访问且写入相同值的控制用寄存器的组合。例如，在IP核4ipa1的表中，对“动作模式信号＝路径1”分配了系统地址“0，6”、“1”、“2，7”。此时，在参照图3的系统地址映射301时，例如系统地址“2，7”对应于IP核4ipa1内(实例名：ipa1)的控制用寄存器framerate和IP核4ipb内(实例名：ipb)的控制用寄存器framerate。其表示，由CPU 2对这些控制用寄存器写入相同值。其它系统地址“0，6”、“1”也同样表示被写入相同值的寄存器的组合。
这样，地址解码信息302根据动作模式而具有多个系统地址的组合，因此，在切换了所使用的IP核的情况下，无需改写CPU 2的程序，仅变更动作模式控制电路6的动作模式信号101的值，即可变更要访问的控制用寄存器的组合。
此外，根据动作模式信号101和写入使能信号102的类型，变更地址解码信息302内的系统地址和IP用地址的组合。在输入的写入使能信号102表示写入的情况下，地址解码器3参照地址解码信息302的“写入时”的列，在输入的写入使能信号102表示读取的情况下，地址解码器3参照“读取时”的列。此外，地址解码器3根据输入的动作模式信号101的类型，参照地址解码信息302的“动作模式＝路径1”或“动作模式＝路径2”的列。
接下来，使用写入使能信号102为“写入”而动作模式信号101表示路径1的例子，对地址解码器3将系统地址信号102转换为IP用地址信号103的动作进行说明。
地址解码器3接收系统地址信号100，从地址解码信息302的“动作模式＝路径1”的列中，检索对应的系统地址，将检索出的行中记载的IP用地址转换为IP用地址信号103并输出。例如，在输入了2作为系统地址信号100的情况下，地址解码器3在“动作模式＝路径1”的列中参照系统地址“2”。在“动作模式＝路径1”的列中，包含系统地址“2”行是IP核4ipa1的表中的IP用地址2的行和IP核4ipb的表中的IP用地址1的行。因此，地址解码器3向IP核4ipa1输出“2”作为对应的IP用地址信号103，并向IP核4ipb输出“1”作为IP用地址信号103。此外，在动作模式为路径1的情况下，系统地址“2，7”为同一组，因此，在系统地址信号102为7的情况下，也向相同的IP核(4ipa1、4ipb)输出相同的IP用地址。这样，通过与系统地址组合来作为地址解码信息302，使得地址解码器3能够从表示1个系统地址的系统地址信号100转换为指定多个控制用寄存器的IP用地址信号103。
此外，在以上的说明中，关于将系统地址信号100、动作模式信号101、写入使能信号102转换为IP用地址信号103和芯片选择信号104的方法，以利用软件为前提进行了说明，但也可以基于地址解码信息302的对应关系，使用电子电路等硬件实现地址解码器3。
这样，地址解码器3对系统地址信号100、写入使能信号102和动作模式信号101进行转换，并向对应的IP核4输出IP用地址信号103。此外，地址解码器3向具有由IP用地址信号103指定的控制用寄存器的IP核4输出“使能(enable)”作为芯片选择信号104，来将其激活。
接下来，对IP核4接收IP用地址信号103和芯片选择信号104而将控制用寄存器激活的处理进行说明。接收到从地址解码器3输出的IP用地址信号103和芯片选择信号104的IP核4将由IP用地址信号103指定的控制用寄存器激活。
在写入使能信号102表示写入的情况下，在IP核4中，经由从CPU 2直接连接的信号线(未图示)，向被激活的控制用寄存器写入格式等值。在对全部控制用寄存器写入值的情况下，设定对控制用寄存器的写入的步骤202结束，转入步骤203。
步骤203是IP核4对输入视频信号数据105进行处理的步骤。在步骤203中，从该LSI 1的外部的视频信号输入装置7向IP核4输入视频信号数据105。此外，输入视频信号数据105在被IP核4处理后，由在步骤201中连接的多个IP核4依次进行处理，最后，作为输出视频信号数据106或107输出。例如，在由选择器5连接了IP核4ipa1和IP核4ipb的情况下，输入视频信号数据105依次通过IP核4ipa1、4ipb，作为输出视频信号数据106输出。另一方面，在连接了IP核4ipa2和IP核4ipc的情况下，依次通过IP核4ipa2、4ipc，作为输出视频信号数据107输出。在该时刻，LSI1的一系列的动作结束。
以上，对本实施方式1的LSI 1的动作进行了说明，接下来，使用图5，以视频信号数据的处理为例，对彼此连接的IP核4对输入视频信号数据105进行处理的一系列的动作进行说明。在该例子中，以系统地址信号为0、写入使能信号102为“写入”、动作模式信号101表示路径1的情况为例进行说明。
首先，如在步骤201中说明的那样，动作模式控制电路6向选择器5地址解码器3输出表示路径1的动作模式信号101。选择器5预先选择基于动作模式信号101的值而设定的IP核4的组合并使其连接。在该例子中，选择器5连接IP核4ipa1和IP核4ipb，且连接IP核4ipa2和IP核4ipc。此外，动作模式控制电路6还向地址解码器3输出表示路径1的动作模式信号101。
接下来，如在步骤202中说明的那样，接收到输入视频信号数据105的处理中使用的寄存器写入命令的CPU 2将表示0的系统地址信号100和表示写入的写入使能信号102输出到地址解码器3。接收到这些信号地址解码器3从地址解码信息302的表中的“动作模式＝路径1”的列中，参照包含系统地址为0的行。此时，关于位于系统地址为0的行的IP用地址，为4ipa1的表的IP用地址0和4ipb的表的IP用地址“0”。此外，在系统地址映射301中，IP核4ipa1的IP用地址“0”与控制用寄存器format对应，IP核4ipb的IP用地址“0”与控制用寄存器format对应。因此，地址解码器3将表示0的系统地址信号100转换为表示0的IP用地址信号103，将其输出到IP核4ipa1和IP核4ipb，指定要激活的控制用寄存器format。此外，地址解码器3向指定的IP核4ipa1和IP核4ipb的控制用寄存器format输出“使能”作为芯片选择信号104，将控制用寄存器format激活。
具有被激活的控制用寄存器format的IP核4ipa1和IP核4ipb接收表示写入的写入使能信号102并判断为“写入”。如图5所示，CPU 2通过从CPU 2直接连接的信号线(未图示)，向IP核4ipa1和IP核4ipb的控制用寄存器format写入输入视频信号数据105的信息(此处，设输入视频信号数据105的信息为A，A表示MPEG等输入视频信号数据105的格式)。
同样，CPU 2向其余的控制用寄存器resolution、控制用寄存器framerate输出1、2作为系统地址信号100，并分别写入表示输入视频信号数据105的信息的值B、C。
在向地址解码器3作为系统地址信号100输入了表示1的信号的情况下，向IP核4ipa1输出1作为IP用地址信号103，来指定控制用寄存器resolution。
地址解码器3向指定的IP核4ipa1的控制用寄存器resolution输出芯片选择信号104来将其激活。接下来，由CPU 2对被激活的IP核4ipa1的控制用寄存器format写入值B。此外，在向地址解码器3输入了表示2的信号作为系统地址信号100的情况下，分别向IP核4ipa1输出2作为IP用地址信号103，向IP核4ipb输出1作为IP用地址信号103，来指定控制用寄存器framerate。地址解码器3向IP核4ipa1和IP核4ipab的被指定的控制用寄存器framerate输出“使能”作为芯片选择信号104，来将其激活。由CPU 2对被激活的控制用寄存器framerate写入值C。(此处，B为表示分辨率的值，C为表示帧速率的值)此外，向控制用寄存器写入的值、即表示格式的值A、表示分辨率的值B、表示帧速率的值C根据输入视频信号数据105的种类而进行变更。
在上述那样的写入动作结束后，如在步骤203中说明的那样，输入视频信号数据105依次通过具有被写入相同值的控制用寄存器的IP核4ipa1和IP核4ipb，将其作为经图像质量调节等数据处理后的输出视频信号数据106输出。例如，在IP核4ipa1为抑制噪声的功能的IP核4、IP核4ipb为转换色调的IP核4的情况下，输入视频信号数据105被作为抑制了噪声且转换了色调的输出视频信号数据106输出。
此外，在以上的说明中，假定LSI 1使用IP核4ipa1和IP核4ipb来执行输入视频信号数据105的处理而进行了说明，但LSI 1也可以使用IP核4ipa2和IP核4ipc来执行输入信号数据105的处理。此时，CPU 2与向IP核4ipa1和IP核4ipb进行写入的例子同样地，向地址解码器3输出表示3、4、5的系统地址信号100。此外，接收到系统地址信号100的地址解码器3参照地址解码信息302的4ipa2和4ipc的表，分别将IP核4ipa2和IP核4ipc的控制用寄存器format、resolution、framerate激活。CPU 2执行向被激活的控制用寄存器的写入。这样，在寄存器设定结束时，输入视频信号数据105依次通过IP核4ipa2和IP核4ipc，并作为输出信号数据107输出。
此外，LSI 1也可以使用IP核4ipa1和IP核4ipc以及IP核4ipa2和IP核4ipb来执行输入信号数据105的处理(未图示)。此时，动作模式控制电路6向选择器5输出表示路径2的动作模式信号。此外，选择器5连接IP核4ipa1和IP核4ipc、以及IP核4ipa2和IP核4ipb。此外，地址解码器3参照地址解码信息302的路径2的列。
此外，在实施方式1的LSI 1中，对IP核4是执行视频信号处理的IP核进行了说明，但不限于此，也可以是执行数据处理的IP核。例如，IP核4也可以是执行语音信号处理的IP核。此时，LSI 1不是对输入视频信号数据105进行处理，而是对语音信号数据进行处理。
此外，在实施方式1的LSI 1中，使用了4个IP核4，但本发明不限于此，只要能够利用1个系统地址信号选择多个控制用寄存器即可，IP核的数量只要为两个以上即可。此外，在实施方式1的LSI 1接收动作模式信号而切换所使用的IP核4的情况下，IP核4需要至少为3个以上。
此外，在实施方式1的LSI 1中，对地址解码器3接收1个系统地址信号且写入相同值的控制用寄存器为1个或2个的情况进行了说明，但不限于此，也可以构成为写入到3个以上的控制用寄存器。在该情况下，在地址解码信息302中，使3个以上的系统地址与1个IP用地址的行对应起来。
如上所述，实施方式1的LSI 1预先设定利用1个系统地址信号进行访问的IP核4和控制用寄存器的组合来作为动作模式信号101，因此，不需要在CPU 2中准备控制用寄存器的组合数量个的选择信号，能够降低CPU 2的程序开发负担。
此外，在实施方式1的LSI 1中，地址解码器3基于与1个IP用地址对应有多个系统地址的地址解码信息而进行动作，因此，能够接收1个系统地址信号而访问多个控制用寄存器。
实施方式2
使用图6、图7，对实施方式2的LSI 1进行说明。
图6是示出实施方式2的彼此连接的IP核对输入视频信号数据进行并行处理的例子(选择路径1时)的图。图7是示出实施方式2的彼此连接的IP核对输入视频信号数据进行并行处理的例子(选择路径2时)的图。此外，针对与实施方式2的LSI 1的结构对应的部分，标注与图1、图5相同的标号，并省略其说明。此外，图6、图7中的A、B、C、D、E、F这样的值表示向输入视频信号数据108、109的格式及分辨率等控制用寄存器写入的值，且示出了：标有相同的拉丁字母的寄存器彼此被设定了相同的值。
与实施方式1的LSI 1不同的是，实施方式2的LSI 1并行地处理输入视频信号数据108和输入视频信号数据109。以下，对LSI 1并行地处理图6和图7所示的输入视频信号数据108、109的动作进行说明。
图6是动作模式信号101表示路径1的情况下的例子。在动作模式信号101表示路径1的情况下，首先，动作模式控制电路6输出表示路径1的动作模式信号101。接收到表示路径1的动作模式信号101选择器5连接IP核4ipa1和IP核4ipb。此外，选择器5连接IP核4ipa2和IP核4ipc。写入动作与实施方式1相同，因此省略说明。此外，在输入视频信号数据108和输入视频信号数据109为格式、分辨率、帧速率不同的视频信号数据的情况下，CPU 2需要向IP核4写入与各个输入视频信号对应的值。在写入结束后，输入视频信号数据108依次通过IP核4ipa1、4ipb，作为输入视频信号数据110输出。此外，输入视频信号数据109依次通过IP核4ipa2、4ipc，作为输出视频信号数据111输出。
图7是动作模式信号101表示路径2的情况下的例子。前后的IP核4的连接关系被选择器5切换，因此，IP核4的组合与路径1的情况不同。接收到表示路径2的动作模式信号101的选择器5连接IP核4ipa1和IP核4ipc。此外，连接IP核4ipa2和IP核4ipb。
在地址解码器3对全部控制用寄存器的写入结束的情况下，输入视频信号数据108依次通过IP核4ipa1、4ipc，作为输出视频信号数据110输出。此外，输入视频信号数据109依次通过IP核4ipa2、4ipb，作为输出视频信号数据111输出。
如上所述，在实施方式2的LSI 1中，即使在输入了多个输入视频信号数据108、109的情况下，也能够基于从动作模式控制电路6输出的动作模式信号101，决定要访问的控制用寄存器的组合，对多个输入视频信号数据进行并行处理。
实施方式3
以下，使用图8，对实施方式3的LSI进行说明。
图8是实施方式3的LSI的结构图。此外，针对与实施方式3的LSI 1的结构对应的部分，标注与图1相同的标号，并省略其说明。
在实施方式3的LSI 1中，对各IP核4分别设置了各IP核用的地址解码器31、32、33、34。具体而言，4ipa1用地址解码器31和IP核4ipa1连接，4ipa2用地址解码器32和IP核4ipa2连接，4ipb用地址解码器33和IP核4ipb连接，4ipc用地址解码器34和IP核4ipc连接。
接下来，对LSI 1的动作进行说明。CPU 2向全部地址解码器31、32、33、34输出系统地址信号100和写入使能信号102。此外，动作模式控制电路6向全部地址解码器31、32、33、34输出动作模式信号101。与实施方式1的LSI 1同样地，各IP核用地址解码器31、32、33、34接收系统地址信号100、写入使能信号102、动作模式信号101，向连接的IP核4输出IP用地址信号(103a1、103a2、103b、103c)、芯片选择信号(104a1、104a2、104b、104c)。此时，各IP用地址解码器31、32、33、34接收系统地址信号100而分别参照与连接的IP核4对应的地址解码信息302。地址解码器31、32、33、34将参照地址解码信息302而得到的IP用地址作为IP用地址信号(103a1、103a2、103b、103c)输出到各IP核4，来指定IP核4内的控制用寄存器，并输出芯片选择信号(104a1、104a2、104b、104c)，将选择出的控制用寄存器激活。
与实施方式1的LSI 1相同地，CPU 2向被激活的控制用寄存器写入表示输入视频信号数据105的信息的值。在对全部控制用寄存器的写入结束后，LSI 1开始输入视频信号数据105的处理。
如上所述，在实施方式3的LSI 1构成为在各IP核4中分别设置了对应的地址解码器31、32、33、34的情况下，也能够使用地址解码信息302执行与动作模式对应的寄存器的写入。
实施方式4
以下，使用图9，对实施方式4的LSI进行说明。图9是实施方式4的LSI的结构图。此外，针对与实施方式4的LSI 1的结构对应的部分，标注与图1相同的标号，并省略其说明。
实施方式4的LSI 1不具有动作模式控制电路6，从CPU 2输出动作模式信号101。CPU 2向地址解码器3、选择器5输出动作模式信号101。
选择器5基于动作模式信号101，决定IP核4的组合，连接决定出的组合的IP核4。
地址解码器3接收动作模式信号101，按照地址解码信息302向IP核4输出IP用地址信号103和芯片选择信号104。此外，关于通过地址解码器3将动作模式信号101转换为IP用地址信号103和芯片选择信号104的动作，由于与实施方式1的LSI1的动作相同，因而省略说明。
如上所述，实施方式4的LSI 1构成为从CPU 2输出动作模式信号101，因此，无需另外具有动作模式控制电路6，即可访问各IP核4内的多个控制用寄存器。
实施方式5
以下，使用图10～图14，对实施方式5的LSI的制造方法进行说明。图10是示出实施方式5的地址解码信息生成流程图的图。图11是示出实施方式5的实例名的一览的图。图12是实施方式5的各IP核的地址映射。图13是实施方式5的控制用寄存器组化信息。图14示出了对实施方式5的分配IP用地址和系统地址的动作进行说明的流程图。
在实施方式5中，对制造实施方式1的LSI 1的方法进行说明。实施方式1的LSI1，按实施方式1的地址解码器3和IP核4等的每一要素生成RTL描述，与此对应地，在被称作逻辑合成的步骤中，根据逻辑电路，在转换为门描述级别的网表(netlist)后，转换为物理意义上的布局结构。将这样生成的布局图案在硅晶片上注入并烧结，由此作成LSI 1。在实施方式5的说明中，对作为实施方式1的LSI 1的特征部分的地址解码信息302的生成方法进行详细说明。
此外，RTL(Register Transfer Level：寄存器转换级)是指，使用作为用于设计集成电路的计算机语言的一种的HDL(Hardware Description Language：硬件描述语言)等的硬件描述语言来表现逻辑电路，RTL以与寄存器组合的级别来表现该逻辑电路。此外，地址解码信息302通常由半导体设计辅助装置等自动生成。此外，在实施方式5的LSI 1的制造方法的说明中，针对与图1、图5～图8记载的结构对应的部分，标注相同的标号，并省略其说明。
使用图10，对生成地址解码信息302的方法进行详细说明。
图10是示出生成地址解码信息的流程图的图。在地址解码信息302的生成中，首先，在步骤030中，生成系统地址映射301。接下来，在步骤060中，使用在步骤030中生成的系统地址映射301，执行IP用地址和系统地址的分配，生成地址解码信息302。
以下，对步骤030进行详细说明。此外，系统地址映射301是将所使用的IP核4的实例名、控制用寄存器名、IP用地址与系统地址对应起来而得到的。
在系统地址映射301的生成中，需要IP核4的实例名一览表303和各IP核4的地址映射304。图11是IP核4的实例名一览303。IP核4的实例名一览表303是指IP名和实例名的对应表。IP名是分配给IP核4的名称，对相同功能的IP核4给予相同名称。此外，实例名是为了识别所使用的IP核4而分配的名称。在使用多个相同功能的IP核4时，为了分别识别各IP核4，全部分配不同的实例名来进行区别。此外，图12是各IP核4的地址映射。IP核4的地址映射是将IP核4的控制用寄存器名和IP用地址对应起来而得到的。此外，IP核4的实例名一览表303和各IP核4的地址映射304被以手动方式生成为文本文件等。
基于如上所述准备的实例名一览表303和各IP核4的地址映射304这两个，生成系统地址映射301。
接下来，对步骤060进行说明。
首先，设计者准备控制用寄存器组化信息305。图13是控制用寄存器组化信息305的例子。控制用寄存器组化信息305示出了由CPU 2写入相同值的控制用寄存器的组。此外，控制用寄存器组化信息305按每一动作模式来划分各情况。各组内的控制用寄存器的组合根据动作模式而不同。LSI设计者针对控制用寄存器的组合，基于IP核4的连接结构/处理内容等来决定其组合。例如，图13的上部的表是设想动作模式为路径1、即连接IP核4ipa1和IP核4ipb、以及IP核4ipa2和IP核4ipc的情况下生成的控制用寄存器组化信息305。“ipa1.format”和“ipb.format”属于“group1”的列。“ipa1.format”和“ipb.format”属于“group1”的列，由此，地址解码器3能够利用1个系统地址信号来访问IP核4ipa1、4ipb各自具有的多个控制用寄存器format。此外示出了，在控制用寄存器组化信息305中，在动作模式为路径2的情况下，通过选择器5连接IP核4ipa1和IP核4ipc、以及IP核4ipa2和IP核4ipb。
此外，图13中的“.”之前表示实例名，“.”之后表示控制用寄存器名。例如，在“动作模式＝路径1”、“group1”的列的ipa1.format中，“.”之前的ipa1表示IP核4ipa1的实例名，“.”之后表示控制用寄存器format的控制用寄存器名。这样，组的要素为IP核4的实例名和控制用寄存器名。此外，“.”的描述是用于进行说明的例子，不用于限定本发明中的控制用寄存器组化信息305的描述方式。该控制用寄存器组化信息305以手动方式生成为文本文件等。
接下来，使用在步骤030中生成的系统地址映射301和该控制用寄存器组化信息305，生成地址解码信息302。
图14是对分配IP用地址和系统地址的动作进行说明的流程图。
在步骤061中，参照系统地址映射301，选择1个IP用地址。此处，设得到的IP用地址为A。
在步骤062中，如系统地址映射301那样，对IP用地址A分配“读取时”的系统地址。
在步骤063中，选择1个动作模式。
在步骤064中，参照在步骤063中选择出的动作模式的控制用寄存器组化信息305，在系统地址映射301上搜索与IP用地址A对应的系统地址所属的组。此处，设搜索而得到的组为G。
在步骤065中，对IP用地址A分配属于组G的全部控制用寄存器的系统地址，生成“写入时”的地址解码信息。
在步骤066中，在IP用地址A和IP用地址A所属的组的系统地址在全部动作模式中对应起来的情况下，进入到步骤067。针对全部动作模式，在IP用地址A和IP用地址A所属的组的系统地址没有与全部动作模式对应起来的情况下，返回到步骤063。在返回到步骤063的情况下，选择尚未对IP用地址A分配的动作模式，反复进行步骤063～步骤066的动作。
在步骤067中，针对全部IP用地址，在“读取时”、“写入时”的系统地址的对应已完成的情况下，结束处理。另一方面，在“读取时”、“写入时”的系统地址的对应没有完成的情况下，返回到处理061。在返回到步骤061的情况下，反复执行步骤061～步骤066，针对尚未与系统地址的对应起来的IP用地址，进行系统地址的对应。
如上所述，将系统地址与全部IP用地址对应起来，生成地址解码信息302。
这样生成的地址解码信息302决定了所需的输入/输出端口宽度，生成了IP用地址信号和芯片选择信号104的RTL描述，成为地址解码器3的RTL描述。该RTL描述被进行逻辑合成而成为网表，将其转换为物理意义上的布局结构，最后，烧结到硅晶片中，成为LSI 1。
如上所述，设计者按每一动作模式，决定输入视频信号数据105的处理所需的控制用寄存器的组来作为预先控制用寄存器组化信息305，因此，即使要控制的IP核4增多，也能够抑制CPU 2的程序开发负担。
此外，针对实施方式5的LSI 1的制造方法，以对输入视频信号数据105进行处理的LSI 1的制造方法为例进行了说明，但本发明不限于对输入视频信号数据105进行处理的LSI 1的制造方法，也可以是对语音信号数据等进行处理的LSI 1的制造方法。此外，在上述的例子中，对实施方式1的LSI的制造方法进行了说明，但也可以以相同的步骤制造实施方式2～4的LSI 1。
标号说明
1LSI，2CPU，3地址解码器，4IP核，5选择器，6动作模式控制电路，314ipa1用地址解码器，324ipa2用地址解码器，334ipb用地址解码器，344ipc用地址解码器，301系统地址映射，302地址解码信息，303IP核的实例名一览表，304各IP核的地址映射，305控制用寄存器组化信息

Claims (8)

1.一种LSI，其特征在于，所述LSI具有：
多个IP核，它们具有多个寄存器，对输入数据进行处理；
地址解码器，其选择所述多个寄存器并激活；以及
CPU，其向所述地址解码器输出指定在所述输入数据的处理中使用的所述IP核的寄存器的系统地址信号，向由所述地址解码器激活的寄存器写入所述输入数据的信息，
所述地址解码器在所述输入数据的处理中使用的所述IP核的寄存器中，选择由所述系统地址信号指定的寄存器以及写入与该指定的寄存器相同信息的其它寄存器并激活。
2.根据权利要求1所述的LSI，其特征在于，
所述LSI具有动作模式控制电路，该动作模式控制电路向所述地址解码器输出动作模式信号，该动作模式信号指定在所述输入数据的处理中使用的IP核的组合，
所述地址解码器基于所述动作模式信号，决定在所述输入数据的处理中使用的所述IP核的组合，在决定出的该使用的IP核的寄存器中，选择由所述系统地址信号指定的寄存器以及写入与该指定的寄存器相同的信息的其它寄存器并激活。
3.根据权利要求1所述的LSI，其特征在于，
所述CPU向所述地址解码器输出动作模式信号，该动作模式信号指定在输入数据的处理中使用的IP核的组合，
所述地址解码器基于所述动作模式信号，决定在所述输入数据的处理中使用的所述IP核的组合，在决定出的该使用的IP核的寄存器中，选择由所述系统地址信号指定的寄存器以及写入与该指定的寄存器相同的信息的其它寄存器并激活。
4.根据权利要求1～3中的任意一项所述的LSI，其特征在于，
所述地址解码器根据包含所述CPU识别所述寄存器用的多个系统地址的组、该地址解码器识别所述寄存器用的IP用地址、以及将所述系统地址和所述IP用地址对应起来得到的地址解码信息，确定与从所述CPU输出的系统地址信号表示的系统地址对应的IP用地址，并将确定出的该IP用地址表示的寄存器激活。
5.根据权利要求4所述的LSI，其特征在于，
在所述地址解码信息中，该组和所述IP用地址相对应，并且所述组中包含的系统地址的组合对于所述动作模式信号表示的每一动作模式而不同。
6.根据权利要求2～5中的任意一项所述的LSI，其特征在于，
所述LSI具有选择器，该选择器接收所述动作模式信号而使在所述输入数据的处理中使用的IP核彼此连接。
7.根据权利要求1～6中的任意一项所述的LSI，其特征在于，
所述多个IP核对多个所述输入数据进行并行处理。
8.一种LSI的制造方法，所述LSI具有：
多个IP核，它们具有多个寄存器，对输入数据进行处理；
地址解码器，其选择所述多个寄存器并激活；以及
CPU，其向所述地址解码器输出指定在所述输入数据的处理中使用的所述IP核的寄存器的系统地址信号，向由所述地址解码器激活的寄存器写入所述输入数据的信息，
其特征在于，该LSI的制造方法具有如下步骤：
对各寄存器生成系统地址映射，其中，该系统地址映射被分配有所述CPU识别所述多个寄存器用的系统地址和所述地址解码器识别所述多个寄存器用的IP用地址；
生成寄存器组化信息，其中，该寄存器组化信息构成包含由1个系统地址信号激活的多个寄存器的组；
使用所述系统地址映射和所述寄存器组化信息，生成将相同的组中包含的多个系统地址与所述IP用地址对应起来得到的地址解码信息；以及
基于所述地址解码信息，生成所述地址解码器。
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