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CN104616616B - 栅极驱动电路及其驱动方法、阵列基板、显示装置 - Google Patents

栅极驱动电路及其驱动方法、阵列基板、显示装置 Download PDF

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CN104616616B
CN104616616B CN201510075641.8A CN201510075641A CN104616616B CN 104616616 B CN104616616 B CN 104616616B CN 201510075641 A CN201510075641 A CN 201510075641A CN 104616616 B CN104616616 B CN 104616616B
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Abstract

本发明提供一种栅极驱动电路，包括至少一组时钟信号线和级联的多级移位寄存单元，每组时钟信号线包括两条时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组时钟信号线对应一组所述移位寄存单元，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连。本发明还提供一种阵列基板、一种显示装置和一种栅极驱动电路的驱动方法。在本发明中，通过时钟信号线输入的时钟信号为用作复位单元的移位寄存单元提供复位信号，因此，无需在栅极驱动电路中增加额外的复位单元或额外的薄膜晶体管，从而简化了栅极驱动电路的总体结构，有利于实现显示装置的窄边框设计。

Description

栅极驱动电路及其驱动方法、阵列基板、显示装置
技术领域
本发明涉及显示装置领域，具体地，涉及一种栅极驱动电路、该栅极驱动电路的驱动方法、包括所述栅极驱动电路的阵列基板和显示装置。
背景技术
栅极驱动电路实现的是移位寄存功能，栅极驱动电路包括多组移位寄存单元，对于每组移位寄存单元连续的三个移位寄存单元而言，第二个移位寄存单元用于对第三个移位寄存单元进行输入，并且用于对第一个移位寄存单元进行复位，以实现顺序输出的功能。因此，第一个移位寄存单元需要增加额外的开始信号STV，来进行每一帧的初始输入，而最后一个移位寄存单元也需要进行额外的复位控制，来实现正常的关闭。
图1和图2为目前常用的栅极驱动电路级联原理图(4个时钟信号CLK1、CLK2、CLK3、CLK4为例)。在图1和图2中，输出信号Gate output N对应的移位寄存单元11为最后一行像素提供扫描信号输出。为了保证各行扫描信号输出的一致，会使用正常额外一组普通的移位寄存单元对最后一个用于输出扫描信号的移位寄存单元进行复位，如图中的输出信号Reset output1和输出信号Reset output 2对应的移位寄存单元。
而为了保证第一个用于复位的移位寄存单元输出的正常关闭，需要对其进行复位操作，如图1的方法，是使用额外两个具备自复位功能的移位寄存单元对输出信号Resetoutput1对应的移位寄存单元和输出信号Reset output 2对应的移位寄存单元进行复位。具体地，如图1中所示，一个具有自复位功能的移位寄存单元输出的Reset Output3用于对输出Reset output1的复位单元进行复位，而另一个具有自复位功能的移位寄存单元输出的Reset Output4用于对输出Reset output 2的复位单元进行复位。具有自复位功能的移位寄存单元需要增加额外的TFT器件，这样会增加栅极驱动电路占用的空间，不利于窄边框设计，还可能影响画面品质。
如图2的方法，是从驱动IC直接输入复位信号(即，增加复位信号线RST)，对输出信号Reset output1对应的移位寄存单元和输出信号Reset output 2对应的移位寄存单元进行复位。这样同样会增加边框宽度和IC成本。
如何在不增加边框宽度的前提下实现对栅极驱动电路中的移位寄存单元的复位成为本领域亟待解决的技术问题。
发明内容
本发明的目的在于提供一种栅极驱动电路、该栅极驱动电路的驱动方法包括所述栅极驱动电路的阵列基板和包括所述阵列基板的显示装置，所述栅极驱动电路能够在不增加元件的情况下实现对最后一级移位寄存单元的复位。
为了实现上述目的，作为本发明的一个方面，提供一种栅极驱动电路的驱动方法，所述栅极驱动电路包括至少一组时钟信号线和级联的多级移位寄存单元，每组时钟信号线包括两条所述时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组所述时钟信号线对应一组所述移位寄存单元，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连，以在复位阶段开始时向一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端提供复位信号，所述栅极电路驱动方法包括多个驱动周期，每个驱动周期都包括显示阶段和复位阶段，所述复位阶段包括复位单元输出阶段、复位单元输出端放电阶段和复位单元上拉节点放电阶段：
在所述复位单元输出阶段，向所述复位单元的第一时钟信号输入端输入高电平信号，以使所述复位单元向该复位单元的上一级移位寄存单元的复位端输出高电平信号；
在所述复位单元输出端放电阶段，向所述复位单元的所述第一时钟信号输入端和第二时钟信号输入端输入低电平信号，以对所述复位单元的输出端进行放电；
在所述复位单元上拉节点放电阶段，向所述复位单元的第一时钟信号输入端输入低电平信号，并且利用时钟信号线向所述复位单元的复位信号输入端和所述复位单元的第二时钟信号输入端输入高电平信号，以对所述复位单元的上拉节点进行放电。
优选地，所述栅极驱动电路包括奇数组时钟信号线和偶数组时钟信号线，奇数组时钟信号线包括第一奇数时钟信号线和第二奇数时钟信号线，偶数组时钟信号线包括第一偶数时钟信号线和第二偶数时钟信号线，多级所述移位寄存单元被划分为对应于奇数行栅线的奇数组移位寄存单元和对应于偶数行栅线的偶数组移位寄存单元，奇数组移位寄存单元的最后一级移位寄存单元用作奇数组复位单元，偶数组移位寄存单元的最后一级移位寄存单元用作偶数组复位单元，在所述奇数组复位单元与所述偶数组复位单元中，位于前级的一者的输出端与位于后一级的一者的输入端相连，所述奇数组复位单元的输出端与对应于最后一行奇数行栅线的奇数组移位寄存单元的复位端相连，所述偶数组复位单元的输出端与对应于最后一行偶数行栅线的偶数组移位寄存单元的复位端相连，第二奇数时钟信号线与所述奇数组复位单元提供复位信号，第一偶数时钟信号线与所述偶数组复位单元提供复位信号，
所述复位输出阶段包括：
奇数组复位单元输出阶段：向所述奇数组复位单元的第一时钟信号输入端输入高电平信号，以使所述奇数组复位单元向该奇数组复位单元的上一级移位寄存单元的复位端输出高电平信号；和
偶数组复位单元输出阶段：向所述偶数组复位单元的第一时钟信号输入端输入高电平信号，以使所述偶数组复位单元向该偶数组复位单元的上一级移位寄存单元的复位端输出高电平信号；
所述复位单元输出端放电阶段包括：
奇数组复位单元输出端放电阶段：在所述奇数组复位单元输出端放电阶段，向所述奇数组复位单元的所述第一时钟信号输入端和所述第二时钟信号输入端输入低电平信号，以对所述奇数组复位单元的输出端进行放电；和
偶数组复位单元输出端放电阶段：在所述偶数组复位单元输出端放电阶段，向所述偶数组复位单元的所述第一时钟信号输入端和所述第二时钟信号输入端输入低电平信号，以对所述偶数组复位单元的输出端进行放电；
所述复位单元上拉节点放电阶段包括：
奇数组复位单元上拉节点放电阶段：在所述奇数组复位单元上拉节点放电阶段，向所述奇数组复位单元的第一时钟信号输入端输入低电平信号，并且利用所述偶数组时钟信号线向所述奇数组复位单元的复位信号输入端输入高电平信号，以对所述奇数组复位单元的上拉节点进行放电；
偶数组复位单元上拉节点放电阶段：在所述偶数组复位单元上拉节点放电阶段，向所述偶数组复位单元的第一时钟信号输入端输入低电平信号，并且利用所述奇数组时钟信号线向所述偶数组复位单元的复位信号输入端输入高电平信号，以对所述偶数组复位单元的上拉节点进行放电。
优选地，所述移位寄存单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和存储电容，所述第一薄膜晶体管的栅极和第一极与所述移位寄存单元的信号输入端相连，所述第一薄膜晶体管的第二极与所述第二薄膜晶体管的第一极相连，所述第二薄膜晶体管的栅极与所述移位寄存单元的复位信号输入端相连，所述第二薄膜晶体管的第二极与低电平输入端相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的第二极相连，所述第三薄膜晶体管的第二极与所述移位寄存单元的输出端相连，所述第四薄膜晶体管的第一极与第二时钟信号输入端相连，所述第四薄膜晶体管的第二极与所述第五薄膜晶体管的第一极相连，所述第四薄膜晶体管的栅极与所述第七薄膜晶体管的第二极相连，所述第五薄膜晶体管的栅极与所述第三薄膜晶体管的栅极相连，所述第五薄膜晶体管的第二极与所述低电平输入端相连，所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的栅极相连，所述第六薄膜晶体管的第一极与所述第四薄膜晶体管的栅极相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连，所述第七薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第七薄膜晶体管的第一极与该第七薄膜晶体管的栅极相连，所述第八薄膜晶体管的栅极与所述第九薄膜晶体管的栅极相连，且与所述第五薄膜晶体管的第一极相连，所述第八薄膜晶体管的第一极与所述第二薄膜晶体管的第一极相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连，所述第九薄膜晶体管的第一极与所述移位寄存单元的信号输出端相连，所述第九薄膜晶体管的第二极与所述低电平输入端相连，所述存储电容的第一端与所述第三薄膜晶体管的栅极相连，所述存储电容的第二端与所述移位寄存单元的信号输出端相连，
在同一个驱动周期内，所述驱动方法包括：
显示周期结束后，向所述第一奇数时钟信号线提供高电平信号，向所述第一偶数时钟信号线、所述第二奇数时钟信号线以及所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元输出阶段；
在所述奇数组复位单元输出阶段结束后，向所述第一奇数时钟信号线、第一偶数时钟信号线、第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元输出端放电阶段；
在所述奇数组复位单元输出端放电阶段结束后，向所述第一偶数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元上拉节点放电阶段，同时进行所述偶数组复位单元的输出阶段；
在所述奇数组复位单元上拉节点放电阶段束后，向所述第一奇数时钟信号线、所述第一偶数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低平信号，以进行所述偶数组复位单元输出端放电阶段；
在所述偶数组复位单元输出端放电阶段结束后，向所述第二奇数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第一偶数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述偶数组复位单元上拉节点放电阶段。
优选地，所述移位寄存单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和存储电容，所述第一薄膜晶体管的栅极和第一极与所述移位寄存单元的信号输入端相连，所述第一薄膜晶体管的第二极与所述第二薄膜晶体管的第一极相连，所述第二薄膜晶体管的栅极与所述移位寄存单元的复位信号输入端相连，所述第二薄膜晶体管的第二极与低电平输入端相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的第二极相连，所述第三薄膜晶体管的第二极与所述移位寄存单元的输出端相连，所述第四薄膜晶体管的第一极与第二时钟信号输入端相连，所述第四薄膜晶体管的第二极与所述第五薄膜晶体管的第一极相连，所述第四薄膜晶体管的栅极与所述第七薄膜晶体管的第二极相连，所述第五薄膜晶体管的栅极与所述第三薄膜晶体管的栅极相连，所述第五薄膜晶体管的第二极与所述低电平输入端相连，所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的栅极相连，所述第六薄膜晶体管的第一极与所述第四薄膜晶体管的栅极相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连，所述第七薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第七薄膜晶体管的第一极与该第七薄膜晶体管的栅极相连，所述第八薄膜晶体管的栅极与所述第九薄膜晶体管的栅极相连，且与所述第五薄膜晶体管的第一极相连，所述第八薄膜晶体管的第一极与所述第二薄膜晶体管的第一极相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连，所述第九薄膜晶体管的第一极与所述移位寄存单元的信号输出端相连，所述第九薄膜晶体管的第二极与所述低电平输入端相连，所述第十薄膜晶体管的第一极与所述第九薄膜晶体管的第一极相连，所述第十薄膜晶体管的第二极与所述第九薄膜晶体管的第二极相连，所述第十薄膜晶体管的栅极与所述复位信号输入端相连，所述存储电容的第一端与所述第三薄膜晶体管的栅极相连，所述存储电容的第二端与所述移位寄存单元的信号输出端相连，
在同一个所述驱动周期内，所述驱动方法还包括：
从所述显示阶段结束前的半个脉冲时刻开始，向所述第一奇数时钟信号线和所述第一偶数时钟信号线提供低电平信号，向所述第二奇数时钟信号线以及所述第二偶数时钟信号线提供高电平信号，以对所述奇数组复位单元的上拉节点进行充电；
在对所述奇数组复位单元的上拉节点充电完毕后，进行所述奇数组复位单元输出阶段，并向所述第一奇数时钟信号线和所述第二偶数时钟信号线提供高电平信号，向所述第一偶数时钟信号线和所述第二奇数时钟信号线提供低电平信号，以对所述偶数组复位单元的上拉节点进行充电；
在对所述偶数组复位单元的上拉节点充电完毕后，进行所述偶数组复位单元输出阶段，并向所述第一偶数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，使得所述奇数组复位单元的所述第二薄膜晶体管和所述第十薄膜晶体管导通，以同时进行所述奇数组复位单元上拉节点下拉阶段和所述奇数组复位单元输出端下拉阶段；
所述奇数组复位单元的上拉节点下拉阶段和所述奇数组复位单元的输出端下拉阶段结束后，向所述第二奇数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第一偶数时钟信号线和所述第二偶数时钟信号线提供低电平信号，使得所述偶数组复位单元的所述第二薄膜晶体管和所述第十薄膜晶体管导通，以同时进行所述偶数组复位单元上拉节点下拉阶段和所述偶数组复位单元输出端下拉阶段。
优选地，复位阶段时钟信号的脉冲宽度为显示阶段脉冲信号宽度的一半。
在本发明中，通过时钟信号线输入的时钟信号为用作复位单元的移位寄存单元提供复位信号，因此，无需在栅极驱动电路中增加额外的复位单元或额外的薄膜晶体管，从而简化了栅极驱动电路的总体结构，有利于实现包括所述栅极驱动电路的显示装置的窄边框设计。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是现有技术中一种能够实现复位的栅极驱动电路的示意图；
图2是现有技术中另一种能够实现复位的栅极驱动电路的示意图；
图3是本发明所提供的栅极驱动电路的示意图；
图4是图3中所示的栅极驱动电路中移位寄存单元的一种实施方式的电路图；
图5是当本发明所提供的栅极驱动电路包括图4中所示的移位寄存单元时的时序图；
图6是图3中所示的栅极驱动电路中移位寄存单元的另一种实施方式的电路图；
图7是当本发明所提供的栅极驱动电路包括图6中所示的移位寄存单元是的时序图。
附图标记说明
100_1：第一级移位寄存单元 100_2：第二级移位寄存单元
100_3：第三级移位寄存单元 100_N：第N级移位寄存单元
100_N+1：第N+1级移位寄存单元
100_N+2：第N+2级移位寄存单元
M1：第一薄膜晶体管 M2：第二薄膜晶体管
M3：第三薄膜晶体管 M4：第四薄膜晶体管
M5：第五薄膜晶体管 M6：第六薄膜晶体管
M7：第七薄膜晶体管 M8：第八薄膜晶体管
M9：第九薄膜晶体管 M10：第十薄膜晶体管
C：存储电容
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图3所示，作为本发明的一个方面，提供一种栅极驱动电路，栅极驱动电路包括至少一组时钟信号线和级联的多级移位寄存单元(图3中示出了第一级移位寄存单元100_1、第二级移位寄存单元100_2、第三级移位寄存单元100_3……第N级移位寄存单元100_N、第N+1级移位寄存单元100_N+1和第N+2级移位寄存单元100_N+2)，每组时钟信号线包括两条所述时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组所述时钟信号线对应一组所述移位寄存单元，其中，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连，以在复位阶段开始时向其提供复位信号。提供时钟信号的时钟信号发生电路位于显示面板的外部，因此并不会影响包括所述栅极驱动电路的显示装置的窄边框设计。
在本发明中，移位寄存单元的组数与时钟信号线的组数相同。
设定本发明所提供的栅极驱动电路包括n组时钟信号线，所述栅极驱动电路也包括n组移位寄存单元，每组移位寄存单元中的最后一级移位寄存单元用作该组移位寄存单元的复位单元。在本发明中，通过时钟信号线输入的时钟信号为用作复位单元的移位寄存单元提供复位信号，因此，无需在栅极驱动电路中增加额外的复位单元或额外的薄膜晶体管，从而简化了栅极驱动电路的总体结构，有利于实现包括所述栅极驱动电路的显示装置的窄边框设计。
应当指出的时，为了通过时钟信号线为复位单元提供复位信号，需要对时钟信号的时序进行重新设计，下文中将对本发明中时钟信号的时序进行详细的描述，这里先不赘述。
通常，用于显示面板的栅极驱动电路包括偶数级移位寄存单元。在图3中所示的具体实施方式中，所述栅极驱动电路包括奇数组时钟信号线和偶数组时钟信号线共两组时钟信号线，奇数组时钟信号线包括第一奇数时钟信号线CLK1和第二奇数时钟信号线CLK3，偶数组时钟信号线包括第一偶数时钟信号线CLK2和第二偶数时钟信号线CLK4，多级所述移位寄存单元被划分为对应于奇数组栅线的奇数组移位寄存单元和对应于偶数行栅线的偶数组移位寄存单元，奇数组移位寄存单元的最后一级移位寄存单元用作奇数组复位单元，偶数组移位寄存单元的最后一级移位寄存单元用作偶数组复位单元，第一偶数时钟信号线CLK2与所述奇数组复位单元的复位信号输入端相连，第二奇数时钟信号线CLK3与所述偶数组复位单元的复位信号输入端相连。并且，所述奇数组复位单元的输出端与所述偶数组复位单元的输入端相连。奇数组复位单元的输出端还与对应于最后一行奇数行栅线的移位寄存单元的复位端相连，偶数组复位单元的输出端与对应于最后一行偶数行栅线的移位寄存单元的复位端相连。容易理解的是，奇数组复位单元与偶数组复位单元是相邻的两级移位寄存单元。需要指出的是，此处奇数组复位单元与偶数组复位单元之间的关系并不能称之为级联。
如上文中所述，图3中示出了第一级移位寄存单元100_1、第二级移位寄存单元100_2、第三级移位寄存单元100_3……第N级移位寄存单元100_N、第N+1级移位寄存单元100_N+1和第N+2级移位寄存单元100_N+2。在图3中所示出的实施例中，N为偶数。因此，第二奇数时钟信号线CLK3与偶数组移位寄存单元中作为偶数组复位单元的移位寄存单元100_N+2的复位端RESET相连，并为其提供复位信号；第一偶数时钟信号线CLK2与奇数组移位寄存单元中作为奇数组复位单元的移位寄存单元100_N+1的复位端RESET相连，并为其提供复位信号。
在本发明中，对移位寄存单元的具体结构并不做限定，作为本发明的一种优选实施方式，如图4所示，所述移位寄存单元可以具有9T1C结构，具体地，所述移位寄存单元包括第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9和存储电容C。
第一薄膜晶体管M1的栅极和第一极与所述移位寄存单元的信号输入端IN相连，第一薄膜晶体管M1的第二极与第二薄膜晶体管M2的第一极相连。第二薄膜晶体管M2的栅极与所述移位寄存单元的复位信号输入端RESET相连，第二薄膜晶体管M2的第二极与低电平输入端VGL相连。第三薄膜晶体管M3的第一极与第一时钟信号输入端相连，第三薄膜晶体管M3的栅极与第一薄膜晶体管M1的第二极相连，第三薄膜晶体管M3的第二极与所述移位寄存单元的输出端OUTPUT相连。第四薄膜晶体管M4的第一极与第二时钟信号输入端相连，第四薄膜晶体管M4的第二极与第五薄膜晶体管M5的第一极相连，第四薄膜晶体管M4的栅极与第七薄膜晶体管M7的第二极相连，第五薄膜晶体管M5的栅极与第三薄膜晶体管M3的栅极相连，第五薄膜晶体管M5的第二极与低电平输入端VGL相连，第六薄膜晶体管M6的栅极与第五薄膜晶体管M5的栅极相连，第六薄膜晶体管M6的第一极与第四薄膜晶体管M4的栅极相连，第六薄膜晶体管M6的第二极与低电平输入端VGL相连，第七薄膜晶体管M7的栅极与所述第二时钟信号输入端相连，第七薄膜晶体管M7的第一极与该第七薄膜晶体管M7的栅极相连。第八薄膜晶体管M8的栅极与第九薄膜晶体管M9的栅极相连，且与第五薄膜晶体管M5的第一极相连，第八薄膜晶体管M8的第一极与第二薄膜晶体管M2的第一极相连，第八薄膜晶体管M8的第二极与低电平输入端VGL相连。第九薄膜晶体管M9的第一极与所述移位寄存单元的信号输出端OUTPUT相连，第九薄膜晶体管M9的第二极与低电平输入端VGL相连，所述第九薄膜晶体管的栅极与所述第八薄膜晶体管的栅极相连。存储电容C的第一端与第三薄膜晶体管M3的栅极相连，存储电容C的第二端与所述移位寄存单元的信号输出端OUTPUT相连。
在图4中所示的9T1C的移位寄存单元中，存储电容C的第一端形成为上拉节点PU，第一薄膜晶体管M1的第二极、第三薄膜晶体管M3的栅极、第五薄膜晶体管M5的栅极、第六薄膜晶体管M6的栅极均与上拉节点PU相连。第五薄膜晶体管M5的第一极形成为下拉节点PD，第四薄膜晶体管M4的第二极、第八薄膜晶体管M8的栅极和第九薄膜晶体管M9的栅极均与下拉节点PD相连。第四薄膜晶体管M4栅极形成为下拉控制节点PD，第七薄膜晶体管M7的第二极、第六薄膜晶体管M6的第一极均与下拉控制节点PD相连。
需要指出的是，第一时钟信号输入端与第一奇数时钟信号线CLK1或第一偶数时钟信号线CLK2相连，第二时钟信号输入端与第二奇数时钟信号线CLK3或第二偶数时钟信号线CLK4相连。
图4中所示的移位寄存单元中仅包括9个薄膜晶体管和1个存储电容，因此，占用较小的空间。
图5中所示的是包括图4中所示的移位寄存单元的栅极驱动电路的时序图。下文中将对其进行详细的描述，这里先不赘述。
图6中所示的是具有10T1C结构的移位寄存单元。与图4中所示的移位寄存单元相比，图6中所示的所述移位寄存单元还包括第十薄膜晶体管M10，该第十薄膜晶体管M10的第一极与M9第九薄膜晶体管M9的第一极相连，第十薄膜晶体管M10的第二极与第九薄膜晶体管M9的第二极相连，第十薄膜晶体管M10的栅极与复位信号输入端RESET相连。增加了第十薄膜晶体管M10之后，可以加快移位寄存单元的输出端OUTPUT的放电速度。
作为本发明的另一个方面，提供一种阵列基板，所述阵列基板包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。
由于在本发明所提供的栅极驱动电路中，无需额外增设用于对最后一级移位寄存单元进行复位的元器件，因此，所述栅极驱动电路结构较简单，容易实现阵列基板的窄边框设计。
作为本发明的再一个方面，提供一种显示装置，所述显示装置包括阵列基板，其中，所述阵列基板为本发明所提供的上述阵列基板。
由于所述阵列基板容易实现窄边框设计，因此，所述显示装置也具有较窄的边框。
作为本发明的还一个方面，提供一种用于驱动本发明所提供的栅极驱动电路的栅极电路驱动方法，该栅极电路驱动方法包括多个驱动周期，每个驱动周期都包括显示阶段和复位阶段，所述复位阶段包括复位单元输出阶段、复位单元输出端放电阶段和复位单元上拉节点放电阶段：
在所述复位单元输出阶段，向所述复位单元的第一时钟信号输入端输入高电平信号，以使所述复位单元向该复位单元的上一级移位寄存单元的复位端输出高电平信号；
在所述复位单元输出端放电阶段，向所述复位单元的所述第一时钟信号输入端和第二时钟信号输入端输入低电平信号，以对所述复位单元的输出端进行放电；
在所述复位单元上拉节点放电阶段，向所述复位单元的第一时钟信号输入端输入低电平信号，并且利用时钟信号线向所述复位单元的复位信号输入端和所述复位单元的第二时钟信号输入端输入高电平信号，以对所述复位单元的上拉节点进行放电。
在显示阶段，栅极驱动电路中，除了用作复位单元的移位寄存单元之外的其他移位寄存单元向阵列基板中的栅线输出扫描信号，以用于显示图像。在复位阶段，利用时钟信号线向用作复位单元的移位寄存单元提供复位信号，以对复位单元进行复位，复位单元的输出端输出的信号为该复位单元上一级的移位寄存单元提供复位信号进行复位。所述复位单元输出极端与所述复位单元放电阶段之间间隔预定时刻。需要指出的是，复位单元上一级的移位寄存单元是与相应的栅线相连的、用于为该栅线提供扫描信号的移位寄存单元。
容易理解的是，在进入复位阶段之前，用作复位单元的移位寄存单元的上拉节点已经被上拉至高电平。每个用作复位单元的移位寄存单元的结构与其他移位寄存单元的结构相同，因此所述复位单元也包括输出模块，通常输出模块包括薄膜晶体管和存储电容。输出模块中的薄膜晶体管栅极与上拉节点相连，输出模块的薄膜晶体管的第一极与第一时钟信号输入端相连，输出模块的薄膜晶体管的第二极与本级移位寄存单元的输出端相连，存储电容的第一端与上拉节点相连，存储电容的第二端与本级移位寄存单元的输出端相连。在复位单元输出阶段，复位单元的上拉节点处于高电平，因此，输出模块的薄膜晶体管是导通的，当第一时钟信号输入端接入高电平时，复位单元的输出端会有高电平信号输出。复位输出端将高电平信号输出至上一级移位寄存单元的复位端，从而对上一级移位寄存单元进行复位。
在复位单元输出端放电阶段，向复位单元的第一时钟信号输入端输入低电平信号，由于此时复位单元的上拉节点仍然保持高电平，因此，所述复位单元可以利用输出模块的薄膜晶体管进行放电。
在所述复位单元上拉节点放电阶段，所述复位单元的输入端输入了高电平信号，从而可以通过复位单元内部的复位模块将复位单元的上拉节点电位拉低。关于复位模块如何对上拉节点进行放电是本领域公知的，这里不再赘述。
由于通过时钟信号线向用作复位单元的移位寄存单元提供复位信号，因此，不需要增加其他的元器件，有利于简化栅极驱动电路的结构。
通常，显示面板包括偶数条栅线，因此，所述栅极驱动电路包括偶数级移位寄存单元。如上文中所述，作为本发明的优选实施方式，所述栅极驱动电路包括奇数组时钟信号线和偶数组时钟信号线，奇数组时钟信号线包括第一奇数时钟信号线和第二奇数时钟信号线，偶数组时钟信号线包括第一偶数时钟信号线和第二偶数时钟信号线，多级所述移位寄存单元被划分为对应于奇数行栅线的奇数组移位寄存单元和对应于偶数行栅线的偶数组移位寄存单元，奇数组移位寄存单元的最后一级移位寄存单元用作奇数组复位单元，偶数组移位寄存单元的最后一级移位寄存单元用作偶数组复位单元。在这种实施方式中，第一偶数时钟信号线为所述奇数组复位单元提供复位信号，第二奇数时钟信号线为所述偶数组复位单元提供复位信号。并且，所述奇数组复位单元的输出端与所述偶数组复位单元的输入端相连。
具体地，所述复位输出阶段包括：
奇数组复位单元输出阶段：向所述奇数组复位单元的第一时钟信号输入端输入高电平信号，以使所述奇数组复位单元向该奇数组复位单元的上一级移位寄存单元的复位端输出高电平信号；和
偶数组复位单元输出阶段：向所述偶数组复位单元的第一时钟信号输入端输入高电平信号，以使所述偶数组复位单元向该偶数组复位单元的上一级移位寄存单元的复位端输出高电平信号。
需要解释的是，此处，奇数组复位单元的上一级移位寄存单元是指与最后一行奇数行栅线相连的移位寄存单元，偶数组复位单元的上一级移位寄存单元是指与最后一行偶数行栅线相连的移位寄存单元。
所述复位单元输出端放电阶段包括：
奇数组复位单元输出端放电阶段：在所述奇数组复位单元输出端放电阶段，向所述奇数组复位单元的所述第一时钟信号输入端和第二时钟信号输入端输入低电平信号，以对所述奇数组复位单元的输出端进行放电；和
偶数组复位单元输出端放电阶段：在所述偶数组复位单元输出端放电阶段，向所述偶数组复位单元的所述第一时钟信号输入端和第二时钟信号输入端输入低电平信号，以对所述偶数组复位单元的输出端进行放电；
所述偶数组复位单元上拉节点放电阶段包括：
奇数组复位单元上拉节点放电阶段：在所述奇数组复位单元上拉节点放电阶段，向所述奇数组复位单元的第一时钟信号输入端输入低电平信号，并且利用偶数组时钟信号线向所述奇数组复位单元的复位信号输入端输入高电平信号，以对所述奇数组复位单元的上拉节点进行放电；
偶数组复位单元上拉节点放电阶段：在所述偶数组复位单元上拉节点放电阶段，向所述偶数组复位单元的第一时钟信号输入端输入低电平信号，并且利用奇数组时钟信号线向所述偶数组复位单元的复位信号输入端输入高电平信号，以对所述偶数组复位单元的上拉节点进行放电。
在本发明中，分别对奇数组复位单元和偶数组复位单元进行复位。应当理解的是，奇数组复位单元输出端放电阶段、奇数组复位单元输出端放电阶段和奇数组复位单元上拉节点放电阶段是连续的。同样地，偶数组复位单元输出端放电阶段、偶数组复位单元输出端放电阶段和偶数组复位单元上拉节点放电阶段是连续的。
如果奇数组复位单元为偶数组复位单元的上一级，那么奇数组复位单元上拉节点放电阶段结束后依次进行偶数组复位单元输出端放电阶段、偶数组复位单元输出端放电阶段和偶数组复位单元上拉节点放电阶段。反之，如果偶数组复位单元为奇数组复位单元的上一级，那么偶数组复位单元上拉节点放电阶段结束后依次进行奇数组复位单元输出端放电阶段、奇数组复位单元输出端放电阶段和奇数组复位单元上拉节点放电阶段。
下面介绍如何利用本发明所提供的驱动方法驱动具有图4中所示的9T1C结构的栅极驱动电路。
图5中所示的是驱动包括图4中所示的移位寄存单元的栅极驱动电路的时序图。
如图中所示，在一个显示周期中，阶段S1、阶段S2以及阶段S1之前的各个阶段均为显示阶段，阶段S3至阶段S7为复位阶段，在同一个显示周期内，所述复位阶段从所述显示阶段结束时开始。
在同一个驱动周期内，所述驱动方法包括：
所述显示周期结束后，向所述第一奇数时钟信号线提供高电平信号，向所述第一偶数时钟信号线、所述第二奇数时钟信号线以及所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元输出阶段；
在所述奇数组复位单元输出阶段结束后，向所述第一奇数时钟信号线、第一偶数时钟信号线、第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元输出端放电阶段；
在所述奇数组复位单元输出端放电阶段结束后，向所述第一偶数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元上拉节点放电阶段，同时进行所述偶数组复位单元的输出阶段；
在所述奇数组复位单元上拉节点放电阶段束后，向所述第一奇数时钟信号线、所述第一偶数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供高低平信号，以进行所述偶数组复位单元输出端放电阶段；
在所述偶数组复位单元输出端放电阶段结束后，向所述第二奇数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第一偶数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述偶数组复位单元上拉节点放电阶段。
下面结合图5详细描述这种驱动方法，其中，N为偶数，也就是说，所述移位寄存器包括偶数个移位寄存单元，图3中所示的移位寄存单元100_N+1为奇数组复位单元，用于为奇数组的移位寄存单元(即，第N-1级移位寄存单元)进行复位，移位寄存单元100_N+2为偶数组复位单元，用于为偶数组的移位寄存单元(即，第N级移位寄存单元)进行复位。
在S1阶段，第N-1级移位寄存单元的输出端Output N-1向第N-1行扫描线输出扫描信号，第N-1行扫描线的扫描信号同时还是用作奇数组复位单元的移位寄存单元100_N+1的输入信号，因此移位寄存单元100_N+1的上拉节点100_N+1PU开始充电。
在S2阶段，第N级移位寄存单元的输出端Output N向第N行扫描线输出扫描信号，第N行扫描线的扫描信号同时还是用作复位单元的移位寄存单元100_N+2的输入信号，因此移位寄存单元100_N+2的上拉节点100_N+2 PU开始充电，此时移位寄存单元100_N+1充电完成，保持高电平。
阶段S3为奇数组复位单元输出阶段，在S3阶段，移位寄存单元100_N+1对应的第一奇数时钟信号(由第一奇数时钟信号线CLK1提供)变为高电平，因此移位寄存单元100_N+1开始输出，对第N-1行移位寄存单元的上拉节点进行复位。
阶段S4为奇数组复位单元输出端放电阶段，在S4阶段，如上所述，第一奇数时钟信号(由第一奇数时钟信号线CLK1提供)变为低电平，但第N-1行移位寄存单元的上拉节点仍保持高电平，移位寄存单元100_N+1的输出端通过第三薄膜晶体管M3放电，被下拉为低电平。容易理解的是，第三薄膜晶体管M3即为上文中所述的输出模块的薄膜晶体管。
阶段S5为奇数组复位单元上拉节点放电阶段，同时，阶段S5为奇数组复位单元输出阶段，在阶段S5，移位寄存单元100_N+1对应的第一偶数时钟信号CLK2变为高电平，因此移位寄存单元100_N+1的输出端Output N+1开始输出，对第N级移位寄存单元100_N的上拉节点PU进行复位，至此，第N-1级移位寄存单元和第N级移位寄存单元均100_N都顺利复位。同时，第一偶数时钟信号CLK2将移位寄存单元100_N+1的上拉节点PU点复位为低电平。
阶段S6为偶数组复位单元输出端放电阶段，在阶段S6，第一偶数时钟信号(由第一偶数时钟信号线CLK2提供)变为低电平，但移位寄存单元100_N+2的上拉节点PU仍保持高电平，移位寄存单元100_N+2的输出端通过第三薄膜晶体管M3放电为低电平。
阶段S7为偶数组复位单元上拉节点放电阶段，在阶段S7，第二奇数时钟信号(由第二奇数时钟信号线CLK3提供)变为高电平，将移位寄存单元100_N+2的上拉节点PU点复位为低电平。至此各移位寄存单元均被正常复位，一帧结束。
容易理解的是，当移位寄存单元具有图4中所示的9T1C结构时，显示阶段结束后才开始复位阶段。
在同一个所述驱动周期内，所述驱动方法还包括：
从所述显示阶段结束前的半个脉冲时刻开始，向所述第一奇数时钟信号线和所述第一偶数时钟信号线提供低电平信号，向所述第二奇数时钟信号线以及所述第二偶数时钟信号线提供高电平信号，以对所述奇数组复位单元的上拉节点进行充电；和
在对所述奇数组复位单元的上拉节点充电完毕后，向所述第一奇数时钟信号线提供高电平信号，向所述第一偶数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以对所述偶数复位单元的上拉节点进行充电；
所述复位阶段包括：
在对所述偶数组复位单元的上拉节点充电完毕后，向所述第一偶数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，使得所述奇数组复位单元的所述第二薄膜晶体管和所述第十薄膜晶体管导通，以同时进行所述奇数组复位单元上拉节点下拉阶段和所述奇数组复位单元输出端下拉阶段；
所述奇数组复位单元的上拉节点下拉阶段和所述奇数组复位单元的输出端下拉阶段结束后，向所述第二奇数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第一偶数时钟信号线和所述第二偶数时钟信号线提供低电平信号，使得所述偶数组复位单元的所述第二薄膜晶体管和所述第十薄膜晶体管导通，以同时进行所述偶数组复位单元上拉节点下拉阶段和所述偶数组复位单元输出端下拉阶段。
下面介绍移位寄存单元具有图6中所示的10T1C结构时，所述驱动方法的具体步骤。
如图7中所示，N为偶数，也就是说，所述移位寄存器包括偶数个移位寄存单元，图3中所示的移位寄存单元100_N+1为奇数组复位单元，用于为奇数组的移位寄存单元进行复位，移位寄存单元100_N+2为偶数组复位单元，用于为偶数组的移位寄存单元进行复位，在同一个显示周期内：
从所述显示阶段结束前的半个脉冲时刻开始的S1阶段为奇数组复位单元的上拉节点充电阶段，在S1阶段，第一奇数时钟信号线CLK1输出低电平信号，第二奇数时钟信号线CLK3和第二偶数时钟信号线CLK4输出高电平信号，第N级移位寄存单元100_N的输出端Output N输出，该输出是用作复位单元的移位寄存单元100_N+1的输入信号，因此移位寄存单元100_N+1的上拉节点100_N+1PU开始充电；
S1阶段结束后的S2阶段为奇数组复位单元输出阶段和偶数组复位单元的上拉节点充电阶段，在S2阶段，第一奇数时钟信号线CLK1输出高电平信号，第一偶数时钟信号线CLK2、第二奇数时钟信号线CLK3和第二偶数时钟信号线啊CLK4输出低电平信号，用作复位单元的移位寄存单元100_N+1的输出端Reset output1开始输出高电平，因此，第N-1级移位寄存单元被正常复位，同时，用作复位单元的移位寄存单元100_N+1输出的高电平信号也是用作复位单元的移位寄存单元100_N+2的输入信号，因此移位寄存单元100_N+2的上拉节点100_N+2 PU开始充电；
S3阶段为偶数组复位单元输出阶段、奇数组复位单元输出端下拉阶段以及奇数组复位单元上拉节点下拉阶段，在S3阶段第一偶数时钟信号线CLK2输出高电平信号，第一奇数时钟信号线CLK1、第二奇数时钟信号线CLK3和第二偶数时钟信号线CLK4同时输出低电平信号，用作复位单元的移位寄存单元100_N+2的输出端Reset output2开始输出高电平，因此，第N级移位寄存单元100_N的输出端被正常复位，由于第一偶数时钟信号线CLK2连接了用作复位单元的移位寄存单元100_N+1的复位端，第二薄膜晶体管M2和第十薄膜晶体管M10导通因此，用作复位单元的移位寄存单元100_N+1的上拉节点100_N+1 PU和输出端同时被下拉至低电平VGL，使得用作复位单元的移位寄存单元100_N+1被正常复位；
S4阶段为偶数组复位单元的上拉节点放电阶段和偶数组复位单元的输出端放电阶段，在S4阶段第二奇数时钟信号线CLK3输出高电平信号，第一奇数时钟信号线CLK1、第一偶数时钟信号线CLK2和第二偶数时钟信号线CLK4输出低电平信号，由于第二奇数时钟信号线CLK3连接了用作复位单元的移位寄存单元100_N+2的复位端，因此，第二薄膜晶体管M2和第十薄膜晶体管M10导通，因此用作复位单元的移位寄存单元100_N+2的上拉节点100_N+2PU和输出端同时被下拉至低电平VGL，使得用作复位单元的移位寄存单元100_N+2被正常复位。至此，各移位寄存单元均被正常复位，一帧结束。
优选地，复位阶段时钟信号的脉冲宽度为显示阶段脉冲信号宽度的一半。而由于复位单元不需要考虑对像素进行充电，只需要考虑对前一个移位寄存单元的上拉节点进行复位即可，因此设置输出宽度减半完全可行。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (5)

1.一种栅极驱动电路的驱动方法，其特征在于，所述栅极驱动电路包括至少一组时钟信号线和级联的多级移位寄存单元，每组时钟信号线包括两条所述时钟信号线，多级所述移位寄存单元被划分为至少一组，并且每组所述时钟信号线对应一组所述移位寄存单元，每组时钟信号线中的一条时钟信号线与该组时钟信号线对应的一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端相连，以在复位阶段开始时向一组移位寄存单元中的最后一级移位寄存单元的复位信号输入端提供复位信号，所述栅极电路驱动方法包括多个驱动周期，每个驱动周期都包括显示阶段和复位阶段，所述复位阶段包括复位单元输出阶段、复位单元输出端放电阶段和复位单元上拉节点放电阶段：
在所述复位单元输出阶段，向所述复位单元的第一时钟信号输入端输入高电平信号，以使所述复位单元向该复位单元的上一级移位寄存单元的复位端输出高电平信号；
在所述复位单元输出端放电阶段，向所述复位单元的所述第一时钟信号输入端和第二时钟信号输入端输入低电平信号，以对所述复位单元的输出端进行放电；
在所述复位单元上拉节点放电阶段，向所述复位单元的第一时钟信号输入端输入低电平信号，并且利用时钟信号线向所述复位单元的复位信号输入端和所述复位单元的第二时钟信号输入端输入高电平信号，以对所述复位单元的上拉节点进行放电。
2.根据权利要求1所述的驱动方法，其特征在于，所述栅极驱动电路包括奇数组时钟信号线和偶数组时钟信号线，奇数组时钟信号线包括第一奇数时钟信号线和第二奇数时钟信号线，偶数组时钟信号线包括第一偶数时钟信号线和第二偶数时钟信号线，多级所述移位寄存单元被划分为对应于奇数行栅线的奇数组移位寄存单元和对应于偶数行栅线的偶数组移位寄存单元，奇数组移位寄存单元的最后一级移位寄存单元用作奇数组复位单元，偶数组移位寄存单元的最后一级移位寄存单元用作偶数组复位单元，所述奇数组复位单元与所述偶数组复位单元级联，所述奇数组复位单元的输出端与对应于最后一行奇数行栅线的奇数组移位寄存单元的复位端相连，所述偶数组复位单元的输出端与对应于最后一行偶数行栅线的偶数组移位寄存单元的复位端相连，第二奇数时钟信号线与所述奇数组复位单元提供复位信号，第一偶数时钟信号线与所述偶数组复位单元提供复位信号，
所述复位输出阶段包括：
奇数组复位单元输出阶段：向所述奇数组复位单元的第一时钟信号输入端输入高电平信号，以使所述奇数组复位单元向该奇数组复位单元的上一级移位寄存单元的复位端输出高电平信号；和
偶数组复位单元输出阶段：向所述偶数组复位单元的第一时钟信号输入端输入高电平信号，以使所述偶数组复位单元向该偶数组复位单元的上一级移位寄存单元的复位端输出高电平信号；所述复位单元输出端放电阶段包括：
奇数组复位单元输出端放电阶段：在所述奇数组复位单元输出端放电阶段，向所述奇数组复位单元的所述第一时钟信号输入端和所述第二时钟信号输入端输入低电平信号，以对所述奇数组复位单元的输出端进行放电；和
偶数组复位单元输出端放电阶段：在所述偶数组复位单元输出端放电阶段，向所述偶数组复位单元的所述第一时钟信号输入端和所述第二时钟信号输入端输入低电平信号，以对所述偶数组复位单元的输出端进行放电；
所述复位单元上拉节点放电阶段包括：
奇数组复位单元上拉节点放电阶段：在所述奇数组复位单元上拉节点放电阶段，向所述奇数组复位单元的第一时钟信号输入端输入低电平信号，并且利用所述偶数组时钟信号线向所述奇数组复位单元的复位信号输入端输入高电平信号，以对所述奇数组复位单元的上拉节点进行放电；
偶数组复位单元上拉节点放电阶段：在所述偶数组复位单元上拉节点放电阶段，向所述偶数组复位单元的第一时钟信号输入端输入低电平信号，并且利用所述奇数组时钟信号线向所述偶数组复位单元的复位信号输入端输入高电平信号，以对所述偶数组复位单元的上拉节点进行放电。
3.根据权利要求2所述的驱动方法，其特征在于，所述移位寄存单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和存储电容，所述第一薄膜晶体管的栅极和第一极与所述移位寄存单元的信号输入端相连，所述第一薄膜晶体管的第二极与所述第二薄膜晶体管的第一极相连，所述第二薄膜晶体管的栅极与所述移位寄存单元的复位信号输入端相连，所述第二薄膜晶体管的第二极与低电平输入端相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的第二极相连，所述第三薄膜晶体管的第二极与所述移位寄存单元的输出端相连，所述第四薄膜晶体管的第一极与第二时钟信号输入端相连，所述第四薄膜晶体管的第二极与所述第五薄膜晶体管的第一极相连，所述第四薄膜晶体管的栅极与所述第七薄膜晶体管的第二极相连，所述第五薄膜晶体管的栅极与所述第三薄膜晶体管的栅极相连，所述第五薄膜晶体管的第二极与所述低电平输入端相连，所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的栅极相连，所述第六薄膜晶体管的第一极与所述第四薄膜晶体管的栅极相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连，所述第七薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第七薄膜晶体管的第一极与该第七薄膜晶体管的栅极相连，所述第八薄膜晶体管的栅极与所述第九薄膜晶体管的栅极相连，且与所述第五薄膜晶体管的第一极相连，所述第八薄膜晶体管的第一极与所述第二薄膜晶体管的第一极相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连，所述第九薄膜晶体管的第一极与所述移位寄存单元的信号输出端相连，所述第九薄膜晶体管的第二极与所述低电平输入端相连，所述存储电容的第一端与所述第三薄膜晶体管的栅极相连，所述存储电容的第二端与所述移位寄存单元的信号输出端相连，
在同一个驱动周期内，所述驱动方法包括：
显示周期结束后，向所述第一奇数时钟信号线提供高电平信号，向所述第一偶数时钟信号线、所述第二奇数时钟信号线以及所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元输出阶段；
在所述奇数组复位单元输出阶段结束后，向所述第一奇数时钟信号线、第一偶数时钟信号线、第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元输出端放电阶段；
在所述奇数组复位单元输出端放电阶段结束后，向所述第一偶数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述奇数组复位单元上拉节点放电阶段，同时进行所述偶数组复位单元的输出阶段；
在所述奇数组复位单元上拉节点放电阶段束后，向所述第一奇数时钟信号线、所述第一偶数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低平信号，以进行所述偶数组复位单元输出端放电阶段；
在所述偶数组复位单元输出端放电阶段结束后，向所述第二奇数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第一偶数时钟信号线和所述第二偶数时钟信号线提供低电平信号，以进行所述偶数组复位单元上拉节点放电阶段。
4.根据权利要求2所述的驱动方法，其特征在于，所述移位寄存单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管和存储电容，所述第一薄膜晶体管的栅极和第一极与所述移位寄存单元的信号输入端相连，所述第一薄膜晶体管的第二极与所述第二薄膜晶体管的第一极相连，所述第二薄膜晶体管的栅极与所述移位寄存单元的复位信号输入端相连，所述第二薄膜晶体管的第二极与低电平输入端相连，所述第三薄膜晶体管的第一极与第一时钟信号输入端相连，所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的第二极相连，所述第三薄膜晶体管的第二极与所述移位寄存单元的输出端相连，所述第四薄膜晶体管的第一极与第二时钟信号输入端相连，所述第四薄膜晶体管的第二极与所述第五薄膜晶体管的第一极相连，所述第四薄膜晶体管的栅极与所述第七薄膜晶体管的第二极相连，所述第五薄膜晶体管的栅极与所述第三薄膜晶体管的栅极相连，所述第五薄膜晶体管的第二极与所述低电平输入端相连，所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的栅极相连，所述第六薄膜晶体管的第一极与所述第四薄膜晶体管的栅极相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连，所述第七薄膜晶体管的栅极与所述第二时钟信号输入端相连，所述第七薄膜晶体管的第一极与该第七薄膜晶体管的栅极相连，所述第八薄膜晶体管的栅极与所述第九薄膜晶体管的栅极相连，且与所述第五薄膜晶体管的第一极相连，所述第八薄膜晶体管的第一极与所述第二薄膜晶体管的第一极相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连，所述第九薄膜晶体管的第一极与所述移位寄存单元的信号输出端相连，所述第九薄膜晶体管的第二极与所述低电平输入端相连，所述第十薄膜晶体管的第一极与所述第九薄膜晶体管的第一极相连，所述第十薄膜晶体管的第二极与所述第九薄膜晶体管的第二极相连，所述第十薄膜晶体管的栅极与所述复位信号输入端相连，所述存储电容的第一端与所述第三薄膜晶体管的栅极相连，所述存储电容的第二端与所述移位寄存单元的信号输出端相连，
在同一个所述驱动周期内，所述驱动方法还包括：
从所述显示阶段结束前的半个脉冲时刻开始，向所述第一奇数时钟信号线和所述第一偶数时钟信号线提供低电平信号，向所述第二奇数时钟信号线以及所述第二偶数时钟信号线提供高电平信号，以对所述奇数组复位单元的上拉节点进行充电；
在对所述奇数组复位单元的上拉节点充电完毕后，进行所述奇数组复位单元输出阶段，并向所述第一奇数时钟信号线和所述第二偶数时钟信号线提供高电平信号，向所述第一偶数时钟信号线和所述第二奇数时钟信号线提供低电平信号，以对所述偶数组复位单元的上拉节点进行充电；
在对所述偶数组复位单元的上拉节点充电完毕后，进行所述偶数组复位单元输出阶段，并向所述第一偶数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第二奇数时钟信号线和所述第二偶数时钟信号线提供低电平信号，使得所述奇数组复位单元的所述第二薄膜晶体管和所述第十薄膜晶体管导通，以同时进行所述奇数组复位单元上拉节点下拉阶段和所述奇数组复位单元输出端下拉阶段；
所述奇数组复位单元的上拉节点下拉阶段和所述奇数组复位单元的输出端下拉阶段结束后，向所述第二奇数时钟信号线提供高电平信号，向所述第一奇数时钟信号线、所述第一偶数时钟信号线和所述第二偶数时钟信号线提供低电平信号，使得所述偶数组复位单元的所述第二薄膜晶体管和所述第十薄膜晶体管导通，以同时进行所述偶数组复位单元上拉节点下拉阶段和所述偶数组复位单元输出端下拉阶段。
5.根据权利要求1至4中任意一项所述的驱动方法，其特征在于，复位阶段时钟信号的脉冲宽度为显示阶段脉冲信号宽度的一半。
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