CN104282753B - 高集成度日形源漏栅辅控u形沟道高迁移率无结晶体管 - Google Patents
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Abstract
本发明涉及一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管，采用日形辅控栅电极和栅电极等两个彼此独立控制的栅电极，在保证降低器件掺杂浓度的以提高迁移率，避免高掺杂浓度下随机散射效应增强所导致的器件迁移率及稳定性的下降的同时，利用日形辅控栅电极有效降低了源漏区域的电阻，从而解决了普通无结晶体管沟道掺杂浓度过低会带来源漏电阻的增加，而掺杂浓度过高又会导致器件迁移率和稳定性下降这二者之间的矛盾，同时采用U形单晶硅作为器件的沟道部分，对比于普通平面结构，在不额外增加芯片面积的前提下，显著增加有效沟道长度以降低器件在深纳米尺度下的短沟道效应，因此适于推广应用。
Description
技术领域
本发明属于超大规模集成电路制造领域，具体涉及一种适用于超高集成度集成电路制造的高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管结构。
背景技术
集成电路的基本单元MOSFETs晶体管随着尺寸的不断减小，需要在几个纳米的距离内实现多个数量级的浓度差来形成极陡的源极和漏极PN结，这样的浓度梯度对于掺杂和热处理工艺有极高的要求。通过在SOI晶圆上制成的无结的场效应晶体管可有效解决上述问题, 无结晶体管采用多子导通，器件的源区、漏区和沟道区域具有相同的高掺杂浓度，利用将硅薄膜做得足够薄的特点，以N型器件为例，当栅极处于反向偏压时，由于硅薄膜很薄，沟道区域的电子在栅电场的作用下很容易被耗尽，从而实现器件的阻断状态。随着栅极偏压的增大，沟道区域的多子耗尽解除，并在界面处形成电子积累以实现器件的开启。然而，这种高掺杂浓度的沟道会导致器件的迁移率明显下降，且杂质随机散射会导致器件的可靠性受到严重影响。为提高无结型器件的迁移率及可靠性，就需要降低硅薄膜的掺杂浓度，然而掺杂浓度的降低会带来源漏电阻的增加而影响器件的开启特性。此外，基于平面结构的普通晶体管结构，随着沟道长度的不断缩短，短沟道效应逐渐增强，器件难以关断。因此，为解决现有晶体管所存在的的上述问题，需设计能够克服短沟道效应且具有高集成度高迁移率的无结晶体管。
发明内容
发明目的
为解决无结晶体管迁移率与源漏电阻之间存在的矛盾关系以及克服普通平面结构晶体管的短沟道效应，本发明提供一种具有高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管结构。
技术方案
本发明是通过以下技术方案来实现的：
一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管，包括SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的绝缘层；其特征在于：SOI晶圆的绝缘层上方为U形单晶硅，U形单晶硅的外侧表面附有栅极绝缘层，相邻的U形单晶硅之间通过绝缘介质层隔离；栅极绝缘层表面附有栅电极，栅电极上方为日形辅控栅电极，并通过绝缘介质层与栅电极绝缘隔离， U形单晶硅的上表面淀积有绝缘介质层，并通过刻蚀工艺刻蚀掉U形单晶硅两端上表面的绝缘介质层，并在刻蚀掉的通孔中注入金属分别生成为源电极和漏电极。
日形辅控栅电极和栅电极这两个电极为彼此独立控制的电极，二者通过绝缘介质层实现彼此绝缘，其中日形辅控栅电极对U形单晶硅的两个垂直部分的上端形成四面围绕，对位于U形单晶硅的两个垂直部分的上端的电场、电势及载流子分布起主要控制作用，而栅电极则位于日形辅控栅电极的下方，对U形单晶硅除两端之外的垂直部分以及水平部分形成四面围绕，并对其内部的电场、电势及载流子分布起主要控制作用。日形辅控栅电极始终处于高电位，使U形单晶硅上表面两端的部分形成电子积累，从而降低作为器件源极区和漏极区的U形单晶硅的上表面的阻值，使两端始终处于低阻状态，即有效降低源漏电阻。
U形单晶硅作为器件的沟道部分，由具有掺杂浓度低于1017cm-3的高迁移率单晶硅材料形成，对比于普通的高掺杂浓度无结晶体管，器件的沟道部分由于掺杂浓度较低，因此不会由于高浓度下掺杂杂质散射效应增强而导致器件迁移率的明显下降。
栅极绝缘层是具有高介电常数的绝缘材料介质层或者二氧化硅层。
优点及效果
本发明具有如下优点及有益效果：
1. 由于本发明采用日形辅控栅电极和栅电极这两个彼此独立控制的栅电极，使得器件的沟道在低掺杂浓度下，在保证高迁移率的同时，依然可以通过日形辅控栅电极的独立控制作用获得较低的源漏电阻，从而有效解决了普通无结晶体管沟道掺杂浓度过低会带来源漏电阻的增加而影响器件的开启特性的这一问题。
2. 本发明采用U形单晶硅作为器件的沟道部分，U形单晶硅两侧的垂直部分所形成的沟道分别位于源电极和漏电极的下方，对比于普通平面结构，在不占用额外的芯片面积的前提下，增加了器件的有效沟道长度，因此有助于器件克服短沟道效应的影响。
3. 本发明所采用的日形辅控栅电极和栅电极，具有对U形单晶硅的各部分形成四面围绕的结构特征，该结构特征使得日形辅控栅电极和栅电极对U形单晶硅内的电场、电势和载流子分布的控制能力得到增强，有利于辅助提高器件克服短沟道效应的影响，并有利于提高器件的亚阈值特性，使器件具有更陡的亚阈值斜率以获得更好的开关特性。
附图说明
图1为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在SOI衬底上形成的三维结构示意图；
图2为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在SOI衬底上形成的俯视图；
图3为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在剥离了绝缘介质层位于器件上表面部分后的三维结构示意图；
图4为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在剥离了绝缘介质层位于器件上表面部分后的俯视图；
图5为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了源电极和漏电极之后的三维结构示意图；
图6为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了源电极和漏电极之后的俯视图；
图7为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了日形辅控栅电极之后的三维结构示意图；
图8为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了日形辅控栅电极之后的俯视图；
图9为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了绝缘介质层位于日形辅控栅电极和栅电极之间部分之后的三维结构示意图；
图10为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了绝缘介质层位于日形辅控栅电极和栅电极之间部分之后的俯视图；
图11为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了栅电极之后的三维结构示意图；
图12为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了栅电极之后的俯视图；
图13为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了栅极绝缘层之后的三维结构示意图；
图14为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在上述基础之上剥离了栅极绝缘层之后的俯视图；
图15至图42为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管结构单元制备方法的一个具体实例的工艺流程图。
图15是步骤一示意图，
图16是步骤一俯视图，
图17是步骤二示意图，
图18是步骤二俯视图，
图19是步骤三示意图，
图20是步骤三俯视图，
图21是步骤四示意图，
图22是步骤四俯视图，
图23是步骤五示意图，
图24是步骤五俯视图，
图25是步骤六示意图，
图26是步骤六俯视图，
图27是步骤七示意图，
图28是步骤七俯视图，
图29是步骤八示意图，
图30是步骤八俯视图，
图31是步骤九示意图，
图32是步骤九俯视图。
图33是步骤十示意图，
图34是步骤十俯视图，
图35是步骤十一示意图，
图36是步骤十一俯视图，
图37是步骤十二示意图，
图38是步骤十二俯视图，
图39是步骤十三示意图，
图40是步骤十三俯视图，
图41是步骤十四示意图，
图42是步骤十四俯视图。
附图标记说：
1、源电极；2、漏电极；3、日形辅控栅电极；4、栅电极；5、栅极绝缘层；6、绝缘介质层；7、U形单晶硅；8、SOI晶圆的绝缘层；9、SOI晶圆的硅衬底。
具体实施方式
下面结合附图对本发明做进一步的说明：
本发明提供一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管，通过日形辅控栅电极3和栅电极4这两个彼此独立控制的电极的共同作用，在低掺杂浓度的条件下，实现高迁移率，低源漏电阻的无结晶体管。以N型为例，当器件工作时，日形辅控栅电极3始终保持恒定高电位，使日形辅控栅电极3的左右两侧所对应的分别位于源电极1和漏电极2下方的U形单晶硅7的左右两端形成电子积累，所积累的电子增强了作为器件源区和漏区的U形单晶硅7的左右两端的导电能力，即有效地降低了源漏电阻；而栅电极4为实际控制器件开启或关断的栅电极，当栅电极4处于低电位时，U形单晶硅7的位于栅电极4左右两侧及下方的区域的电子在栅电极4的电场效应下被排空，使U形单晶硅7所形成的U形沟道处于夹断状态，因此此时器件处于关断状态，随着栅电极4电位的逐渐升高，U形单晶硅7所形成的U形沟道内的电子数也随之逐渐增加，当栅电极4处于高电位时，在电场效应的作用下，大量电子形成于U形单晶硅7与栅极绝缘层5的界面处形成电子积累，使U形单晶硅7所形成的U形沟道处于开启状态，因此此时器件处于开启状态，通过上述具体实施方式实现具有高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管。
为达到本发明所述的器件功能，本发明所提出的这种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管，其核心结构特征为：
1. 为使器件具有高迁移率，U形单晶硅7由掺杂浓度低于1017cm-3的高迁移率单晶硅材料形成；为增强日形辅控栅电极3和栅电极4对U形单晶硅7内各部分载流子浓度分布的控制能力，栅极绝缘层5可以是具有高介电常数的绝缘材料介质层，但也可以是二氧化硅层。
2. 日形辅控栅电极3作为独立控制的栅电极之一，对U形单晶硅7两侧垂直部分临近源电极1和漏电极2的两端，并对其起主要控制作用，所采用的日形结构特征，使日形辅控栅电极3分别对U形单晶硅7两侧垂直部分临近源电极1和漏电极2的两端形成四面围绕，有助于增强日形辅控栅电极3对源区和漏区电场、电势和载流子分布的控制能力，在器件工作时始终保持恒定高电位，使U形单晶硅7的左右两端形成浓度高于1020cm-3的电子积累，所积累的电子增强了作为器件源区和漏区的U形单晶硅7两侧垂直部分临近源电极1和漏电极2的两端的导电能力，即有效地降低了源漏电阻；
3. 栅电极4作为独立控制的栅电极之一，为实际控制器件开启或关断的栅电极，对U形单晶硅7内除日形辅控栅电极3控制的两侧垂直部分的临近源电极1和漏电极2的两端以外的其它部分起主要控制作用，栅电极4处于低电位时，U形单晶硅7的位于栅电极4左右两侧及下方的区域的电子在栅电极4的电场效应下被排空，使U形单晶硅7所形成的U形沟道处于夹断状态，因此此时器件处于关断状态，随着栅电极4电位的逐渐升高，U形单晶硅7所形成的U形沟道内的电子数也随之逐渐增加，当栅电极4处于高电位时，在电场效应的作用下，大量电子形成于U形单晶硅7与栅极绝缘层5的界面处形成电子积累，使U形单晶硅7所形成的U形沟道处于开启状态，因此此时器件处于开启状态，栅电极4同样对U形单晶硅7形成四面围绕，因此增强了栅电极4对U形单晶硅7内电场、电势及载流子分布的控制能力，有助于降低器件的短沟道效应，并提高亚阈值斜率以改善器件的开关特性。
4. 栅电极4与日形辅控栅电极3二者之间通过绝缘介质层6彼此绝缘。
5. 本发明采用U形单晶硅作为器件的沟道部分，其两侧的垂直沟道部分分别位于源电极和漏电极的下方，对比于普通平面结构，在不占用额外的芯片面积的前提下，增加了器件的有效沟道长度，因此有助于器件克服短沟道效应的影响。
下面结合附图对本发明做进一步的说明：
如图1为本发明高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在SOI衬底上形成的三维结构示意图；图2为图1沿A面切割后得到的高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在SOI衬底上形成的结构的剖面图；图3为图1沿B面切割后得到的高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在SOI衬底上形成的结构的剖面图；具体包括SOI晶圆的硅衬底9，SOI晶圆的硅衬底9上方为SOI晶圆的绝缘层8； SOI晶圆的绝缘层8上方为U形单晶硅7，U形单晶硅7的表面附有栅极绝缘层5，相邻的U形单晶硅7之间通过绝缘介质层6隔离；栅极绝缘层5表面附有栅电极4，栅电极4上方为日形辅控栅电极3，并通过绝缘介质层6与栅电极4绝缘隔离， U形单晶硅7的上表面淀积有绝缘介质层6，并通过刻蚀工艺刻蚀掉U形单晶硅7两端上表面的绝缘介质层6，并在刻蚀掉的通孔中注入金属分别生成为源电极1和漏电极2；如图4为本发明提供的一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在剥离了绝缘介质层6在器件上表面的部分、源电极1和漏电极2之后的三维结构示意图；图5为本发明提供的一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在剥离了绝缘介质层6、源电极1和漏电极2之后的俯视图；图6为本发明提供的一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在剥离了绝缘介质层6在器件上表面和位于日形辅控栅电极3与栅电极4之间的部分、源电极1、漏电极2和日形辅控栅电极3之后的三维结构示意图；图7为本发明提供的一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管在剥离了绝缘介质层6在器件上表面和位于日形辅控栅电极3与栅电极4之间的部分、源电极1、漏电极2和日形辅控栅电极3之后的俯视图；U形单晶硅7的掺杂浓度设置为低于1017cm-3；为增强日形辅控栅电极3和栅电极4对U形单晶硅7内电场、电势及载流子分布的控制能力，栅极绝缘层5可以是具有高介电常数的绝缘材料介质层，也可以是普通的二氧化硅材料。
本发明所提出的这种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管的单元及阵列的具体制造工艺步骤如下：
步骤一、提供一个掺杂浓度低于1017cm-3的SOI晶圆，SOI晶圆的下方为SOI晶圆的硅衬底9，SOI晶圆上方为用于形成U形单晶硅7的单晶硅薄膜，二者之间为SOI晶圆的绝缘层8，通过光刻、刻蚀等工艺在所提供的SOI晶圆的绝缘层8上形成如图15、图16所示，所示的长方体状区域，该区域用于进一步形成U形单晶硅7；
步骤二、如图17、图18所示，在晶圆上方通过淀积具有高介电常数的绝缘介质，抛平表面；
步骤三、如图19、图20所示，在上述步骤基础上，刻蚀掉两侧部分的具有高介电常数的绝缘介质，并淀积器件间隔离用的绝缘介质，抛平表面后初步形成绝缘介质层6；
步骤四、如图21、图22所示，通过刻蚀工艺，将长方体状的单晶硅薄膜刻蚀成具有字母U形的单晶硅薄膜，以此进一步生成U形单晶硅7；
步骤五、如图23、图24所示，在上述步骤基础上继续通过刻蚀工艺将单晶硅薄膜两侧的部分去掉，以此最终形成用作器件沟道部分的U形单晶硅7；
步骤六、如图25、图26所示，在上述步骤基础上在晶圆表面淀积具有高介电常数的绝缘介质，抛平表面，以此初步形成栅极绝缘层7；
步骤七、如图27、图28所示，在上述步骤基础上通过刻蚀工艺刻蚀掉中间部分的具有高介电常数的绝缘介质，以此进一步生成栅极绝缘层7；
步骤八、如图29、图30所示，在上述步骤的基础上再次通过刻蚀工艺刻蚀掉两侧的具有高介电常数的绝缘介质，以此最终生成栅极绝缘层7；
步骤九、如图31、图32所示，在晶圆表面淀积金属或多晶硅，抛平表面，以此初步形成栅电极4；
步骤十、如图33、图34所示，刻蚀掉部分绝缘介质层6；
步骤十一、如图35、图36所示，再次淀积金属或多晶硅，抛平表面，以此进一步形成栅电极4；
步骤十二、如图37、图38所示，通过刻蚀工艺，刻蚀掉部分多晶硅，以此最终生成栅电极4，并为H形辅控栅电极3和位于H形辅控栅电极3栅电极4之间的绝缘介质层6预留空间；
步骤十三、如图39、图40所示，淀积绝缘介质，抛平表面后通过刻蚀工艺，形成绝缘介质层6位于H形辅控栅电极3栅电极4之间的部分；
步骤十四、如图41、图42所示，在上述步骤基础上在晶圆表面再次淀积金属或多晶硅并抛平表面，以此生成日形辅控栅电极3；
步骤十五、在上述步骤基础上在晶圆表面再次淀积绝缘介质以进一步生成绝缘介质层6，抛平表面后通过刻蚀工艺刻蚀掉U形单晶硅7两端上表面的绝缘介质层6以生成源、漏通孔，并分别在源、漏通孔中注入金属以生成源电极1和漏电极2，如图1、图2所示，通过上述步骤最终生成本发明所提出的高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管。
Claims (2)
1.一种高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管，包括SOI晶圆的硅衬底（9），SOI晶圆的硅衬底（9）上方为SOI晶圆的绝缘层（8）；其特征在于：SOI晶圆的绝缘层（8）上方为U形单晶硅（7），U形单晶硅（7）的外侧表面附有栅极绝缘层（5），相邻的U形单晶硅（7）之间通过绝缘介质层（6）隔离；栅极绝缘层（5）表面附有栅电极（4），栅电极（4）上方为日形辅控栅电极（3），并通过绝缘介质层（6）与栅电极（4）绝缘隔离， U形单晶硅（7）的上表面淀积有绝缘介质层（6），并通过刻蚀工艺刻蚀掉U形单晶硅（7）两端上表面的绝缘介质层（6），并在刻蚀掉的通孔中注入金属分别生成为源电极（1）和漏电极（2）；日形辅控栅电极（3）和栅电极（4）这两个电极为彼此独立控制的电极，二者通过绝缘介质层（6）实现彼此绝缘，其中日形辅控栅电极（3）对U形单晶硅（7）的两个垂直部分的上端形成四面围绕，对位于U形单晶硅的两个垂直部分的上端的电场、电势及载流子分布起主要控制作用，而栅电极（4）则位于日形辅控栅电极（3）的下方，对U形单晶硅（7）除两端之外的垂直部分以及水平部分形成四面围绕，并对其内部的电场、电势及载流子分布起主要控制作用；U形单晶硅（7）作为器件的沟道部分，由掺杂浓度低于1017cm-3的高迁移率单晶硅材料形成。
2.根据权利要求1所述的高集成度日形源漏栅辅控U形沟道高迁移率无结晶体管，其特征在于：栅极绝缘层（5）是具有高介电常数的绝缘材料介质层或者二氧化硅层。
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