CN104125424B - 一种基于fpga的高速、可变帧视频显存设计方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000013500 data storage Methods 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 6
- 230000009191 jumping Effects 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 6
- 238000013461 design Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000005574 cross-species transmission Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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Abstract
本发明公开了一种基于FPGA的高速、可变帧视频显存设计方法，包括如下步骤：视频源端开始发送视频源数据，DDR存储器初始化完成，前端异步FIFO接收数据，前端异步FIFO缓存的数据量到达阈值时前端异步FIFO数据写入DDR存储器，DDR存储器数据存满一帧时DDR存储器读出数据到后端异步FIFO,后端异步FIFO数据量到达阈值时启动点屏模块将数据送入屏幕；其中，DDR存储器内部的存储地址空间按单帧图像大小划分成三块区域分别记为A、B、C，通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行。优点：可对各种视频信号进行缓存、高效传输和变帧等灵活处理。
Description
技术领域
本发明涉及一种基于FPGA的高速、可变帧视频显存设计方法。
背景技术
现场可编程逻辑器件FPGA以其高速的处理速度，灵活的设计方式已被广泛的应用于各种工程设计中，而DDR存储器作为FPGA平台下的功能模块，凭借其高速的处理能力使其在视频显存解决方案上取得了长足的发展。随着电子技术的高速发展，显示设备的功能越来越多样化，传输的信息量也越来越大，以往的视频显存设计方案都难以应对现如今多样化的功能需求，而FPGA以其高速、灵活的设计方式，正迎合了这种发展需要。
发明内容
本发明的目的在于克服现有技术的不足，提供了一种基于FPGA的高速、可变帧视频显存设计方法，该设计方法通过DDR控制器来控制DDR存储器完成视频的缓存、传输和变帧处理，可对DDR存储器有限带宽内的各种视频信号进行高效传输和变帧等灵活处理。
本发明是通过以下技术方案实现的：
一种基于FPGA的高速、可变帧视频显存设计方法，包括如下步骤：
A、利用现场可编程逻辑器件FPGA将视频源及屏幕连接起来，其中PFGA内设置有DDR存储器、控制DDR存储器的DDR控制器、以及分别连接DDR存储器输入端和输出端的前端异步FIFO和后端异步FIFO；
B、视频源端开始发送视频源数据，同时进行DDR存储器初始化操作；
C、DDR存储器初始化完成后，DDR存储器开始检测视频源数据的帧头，当发现某一帧的帧头后开始接收视频源数据进入前端异步FIFO中；
D、当前端异步FIFO缓存的数据量到达阈值后开始发送握手信号通知DDR控制器进行数据读取，其中前端异步FIFO的阈值为DDR存储器单次突发的读写数据量；
E、DDR存储器收到握手信号后开始从前端异步FIFO中读取并写入数据，DDR存储器内部的存储地址空间按单帧图像大小划分成三块区域分别记为A、B、C，每块区域为一帧图像大小；当判断出DDR存储器接收了一个帧的数据后开始读操作，将读出的数据送入后端异步FIFO中缓存；通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行，通过协调单位时间内DDR存储器读和写的次数来平衡前后端的数据传输量；
F、当后端异步FIFO缓存的数据量到达阈值后，启动点屏模块，从后端异步FIFO里取出数据发送给屏幕，后端异步FIFO的阈值为DDR存储器单次突发的读写数据量；其中，读取DDR存储器的A、B、C任一地址空间帧图像的速度是根据后端点屏模块送入屏幕的点屏数据送出速度来决定的，根据需要通过DDR控制器控制点屏帧率高于或低于前端视频源的帧率；
上述方法需遵循：视频源每秒数据传输量+点屏模块送入屏幕每秒数据传输量<DDR存储器每秒实际处理带宽，且视频源每秒进入DDR存储器数据量和每秒读出DDR存储器数据量分别不能超过DDR存储器每秒处理能力的一半。
作为上述技术方案的优选实施方式，所述步骤E、F中，当选择提高点屏帧率时，DDR存储器数据读取速度会快于写入速度，当第一帧数据进入DDR存储器时，首先写入A地址空间，当A地址空间写完一帧数据后，开始将到来的第二帧数据写入B地址空间，这时A地址空间内的图像数据可以读出送入后端异步FIFO中等待点屏模块送入屏幕，当A地址空间读取完一帧图像，而B地址空间还没有写满一帧数据时，从A地址空间再次调取这帧数据送出，根据需要重复这个过程多次，直至B地址空间写入完第二帧进入图像；若B地址空间已写入完第二帧进入图像，而A地址空间还没有读完一帧数据，这时A地址空间还在被占用，而B地址空间刚写入完当前帧的数据，这时视频源的数据将开始写入C地址空间；而当A地址空间读完这一帧数据后，检测到B地址空间已经写入完一帧数据，进而跳转到B地址空间进行数据读取，这时就形成了B读取、C写入的状态，这等同于A读取、B写入时的状态，如此循环即可达到提高点屏帧率的效果。
作为上述技术方案的优选实施方式，所述步骤E、F中，当选择降低点屏帧率时，需要在DDR存储器写入时先把A和B地址空间分别写入完一帧数据，然后再写入C地址空间的同时，开始从A地址空间进行第一帧的读取操作，优先等待A地址空间读完一帧跳转后，写入才跳转到A地址空间进行；此时开始B地址空间第二帧的读取操作，优先等待B地址空间读完一帧跳转后，写入才跳转到B地址空间进行；此时开始C地址空间第三帧的读取操作，优先等待C地址空间读完一帧跳转后，写入才跳转到C地址空间进行，如此循环即可达到降低点屏帧率的效果。
作为上述技术方案的优选实施方式，所述步骤E中，DDR存储器会出现四种可能的情况：(1)当前端异步FIFO数据存储未达到阈值，后端异步FIFO数据存储达到阈值，这时DDR存储器不需要进行读写操作，为空闲时期；(2)当前端异步FIFO数据存储达到阈值，而后端异步FIFO数据存储也达到阈值，这时DDR存储器只需要进行写入操作即可；(3)当前端异步FIFO数据存储未达到阈值，后端异步FIFO存储也未达到阈值，这时DDR存储器只需要进行读出操作即可；(4)当前端异步FIFO数据存储达到阈值，后端异步FIFO未达到阈值，这时是DDR存储器最忙的时候，读和写都需要进行操作；此时DDR控制器控制DDR存储器采取读写单次交替进行的方式进行协调，直到跳出这种忙状态。
作为上述技术方案的优选实施方式，所述步骤E中，DDR存储器内的A、B、C三块区域为三块独立地址空间或三块连续地址空间。
作为上述技术方案的优选实施方式，所述DDR存储器读取带宽大于点屏模块的送屏带宽，当出现后端异步FIFO快满的时候，DDR控制器控制DDR存储器停止读取操作等待点屏模块将后端异步FIFO中的数据送出到屏幕，从而达到动态平衡。
本发明相比现有技术具有以下优点：
(1)DDR控制器提供了简单的视频帧率转换功能，可以实现在DDR存储器有效带宽内高帧率转为低帧率或低帧率转为高帧率的视频输出。
(2)在DDR存储器前端和后端分别设置有前端异步FIFO和后端异步FIFO，使得FIFO的输入时钟和输出时钟可以完全异步，由于视频源发送的视频源数据流与DDR存储器写入数据流的快慢存在不一致的情况，通过前端异步FIFO来进行协调以保证前端数据不会因为DDR存储器的操作流程而丢失；同样，后端异步FIFO是为了协调DDR存储器读取带宽和点屏模块的送屏带宽之间的数据量关系；以使整个过程达到稳定的动态平衡，同时为DDR存储器提供了灵活的数据接口。
(3)本方法中，视频源每秒数据传输量+点屏模块送入屏幕每秒数据传输量<DDR存储器每秒实际处理带宽，且视频源每秒进入DDR存储器数据量和每秒读出DDR存储器数据量分别不能超过DDR存储器每秒处理能力的一半，且对前端异步FIFO和后端异步FIFO均设置了下限的阈值，有效防止了前端异步FIFO出现满溢出以及防止了后端异步FIFO出现空溢出。
(4)通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行，通过协调单位时间内DDR存储器读和写的次数来平衡前后端的数据传输量，从而保证了数据的稳定传输，且DDR存储器传输速率高。
附图说明
图1是本发明的视频显存设计方法流程图。
图2是本发明的视频显存设计框图。
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
请参见图1、图2，本实施例提供的一种基于FPGA的高速、可变帧视频显存设计方法，包括如下步骤：
A、利用现场可编程逻辑器件FPGA将视频源及屏幕连接起来，其中PFGA内设置有DDR存储器、控制DDR存储器的DDR控制器、以及分别连接DDR存储器输入端和输出端的前端异步FIFO和后端异步FIFO；
B、视频源端开始发送视频源数据，同时进行DDR存储器初始化操作；
C、DDR存储器在上电时需要进行配置和校验等一系列操作，这将占用大概200us以上的操作时间，等到DDR存储器初始化完成后，DDR存储器开始检测视频源数据的帧头，当发现某一帧的帧头后开始接收视频源数据进入前端异步FIFO中；
D、当前端异步FIFO缓存的数据量到达阈值后开始发送握手信号通知DDR控制器进行数据读取，由于DDR存储器读取数据速度相对于视频源进入数据的速度来说要快，因此需给前端异步FIFO设置一个存储下限的阈值，保证前端异步FIFO不会空溢出，其中前端异步FIFO的阈值为DDR存储器单次突发的读写数据量；
E、DDR存储器收到握手信号后开始从前端异步FIFO中读取并写入数据，DDR存储器内部的存储地址空间按单帧图像大小划分成三块区域分别记为A、B、C，每块区域为一帧图像大小；当判断出DDR存储器接收了一个帧的数据后开始读操作，将读出的数据送入后端异步FIFO中缓存；通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行，通过协调单位时间内DDR存储器读和写的次数来平衡前后端的数据传输量；
F、当后端异步FIFO缓存的数据量到达阈值后，启动点屏模块，从后端异步FIFO里取出数据发送给屏幕，后端异步FIFO的阈值为DDR存储器单次突发的读写数据量；其中，读取DDR存储器的A、B、C任一地址空间帧图像的速度是根据后端点屏模块送入屏幕的点屏数据送出速度来决定的，根据需要通过DDR控制器控制点屏帧率高于或低于前端视频源的帧率；
上述方法中需遵循：视频源每秒数据传输量+点屏模块送入屏幕每秒数据传输量<DDR存储器每秒实际处理带宽，且视频源每秒进入DDR存储器数据量和每秒读出DDR存储器数据量分别不能超过DDR存储器每秒处理能力的一半，这是为了防止前端异步FIFO出现满溢出和防止后端异步FIFO出现空溢出。
其中，步骤E、F中，当选择提高点屏帧率时，DDR存储器数据读取速度会快于写入速度，当第一帧数据进入DDR存储器时，首先写入A地址空间，当A地址空间写完一帧数据后，开始将到来的第二帧数据写入B地址空间，这时A地址空间内的图像数据可以读出送入后端异步FIFO中等待点屏模块送入屏幕，当A地址空间读取完一帧图像，很可能B地址空间还没有写满一帧数据时，这时可从A地址空间再次调取这帧数据送出，根据需要重复这个过程多次，这跟提帧的比率有关，而由于提帧的比率可能不是整数比，例如从25帧提到60帧，这就会导致B地址空间写入完第二帧进入图像时，A地址空间还没有读完一帧数据，这时A地址空间还在被占用，而B地址空间刚写入完当前帧的数据，因此需要开辟C地址空间来协调这个关系，这时视频源的数据将开始写入C地址空间；而当A地址空间读完这一帧数据后，检测到B地址空间已经写入完一帧数据，进而跳转到B地址空间进行数据读取，这时就形成了B读取、C写入的状态，这等同于A读取、B写入时的状态，如此循环即可达到提高点屏帧率的效果。
其中，步骤E、F中，当选择降低点屏帧率时，DDR存储器数据读取速度会慢于写入速度，需要在DDR存储器写入时先把A和B地址空间分别写入完一帧数据，然后再写入C地址空间的同时，开始从A地址空间进行第一帧的读取操作，优先等待A地址空间读完一帧跳转后，写入才跳转到A地址空间进行；此时开始B地址空间第二帧的读取操作，优先等待B地址空间读完一帧跳转后，写入才跳转到B地址空间进行；此时开始C地址空间第三帧的读取操作，优先等待C地址空间读完一帧跳转后，写入才跳转到C地址空间进行，如此循环即可达到降低点屏帧率的效果。
步骤E中，DDR存储器内的A、B、C三块区域可以是三块连续地址空间，也可以是三块独立的地址空间。连续地址空间比较节省地址空间，提高存储空间的利用率，但是程序中三块区域的起始地址需要进行计算得到，而且为固定位置，继承性不强；而独立地址空间虽然便于修改但是比较占用地址空间，对于存储空间较小的DDR存储器不适用；因此可根据DDR存储器的存储空间来自行选择。运行过程中，DDR存储器会出现四种可能的情况：(1)当前端异步FIFO数据存储未达到阈值，后端异步FIFO数据存储达到阈值，这时DDR存储器不需要进行读写操作，为空闲时期；(2)当前端异步FIFO数据存储达到阈值，而后端异步FIFO数据存储也达到阈值，这时DDR存储器只需要进行写入操作即可；(3)当前端异步FIFO数据存储未达到阈值，后端异步FIFO存储也未达到阈值，这时DDR存储器只需要进行读出操作即可；(4)当前端异步FIFO数据存储达到阈值，后端异步FIFO未达到阈值，这时是DDR存储器最忙的时候，读和写都需要进行操作；此时DDR控制器控制DDR存储器采取读写单次交替进行的方式进行协调，直到跳出这种忙状态。
步骤F中，后端异步FIFO也是为了协调DDR存储器读取带宽和点屏模块的送屏带宽之间的数据量关系。DDR存储器读取带宽大于点屏模块的送屏带宽，为了防止出现点屏模块送屏时后端异步FIFO内没有数据可送的情况，当出现后端异步FIFO快满的时候，DDR控制器控制DDR存储器停止读取操作等待点屏模块将后端异步FIFO中的数据送出到屏幕，从而达到动态平衡。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种基于FPGA的高速、可变帧视频显存设计方法，其特征在于，包括如下步骤：
A、利用现场可编程逻辑器件FPGA将视频源及屏幕连接起来，其中FPGA内设置有DDR存储器、控制DDR存储器的DDR控制器、以及分别连接DDR存储器输入端和输出端的前端异步FIFO和后端异步FIFO；
B、视频源端开始发送视频源数据，同时进行DDR存储器初始化操作；
C、DDR存储器初始化完成后，DDR存储器开始检测视频源数据的帧头，当发现某一帧的帧头后开始接收视频源数据进入前端异步FIFO中；
D、当前端异步FIFO缓存的数据量到达阈值后开始发送握手信号通知DDR控制器进行数据读取，其中前端异步FIFO的阈值为DDR存储器单次突发的读写数据量；
E、DDR存储器收到握手信号后开始从前端异步FIFO中读取并写入数据，DDR存储器内部的存储地址空间按单帧图像大小划分成三块区域分别记为A、B、C，每块区域为一帧图像大小；当判断出DDR存储器接收了一个帧的数据后开始读操作，将读出的数据送入后端异步FIFO中缓存；通过DDR控制器控制DDR存储器的读写操作在A、B、C三块区域之间单次交替进行，通过协调单位时间内DDR存储器读和写的次数来平衡前后端的数据传输量；
F、当后端异步FIFO缓存的数据量到达阈值后，启动点屏模块，从后端异步FIFO里取出数据发送给屏幕，后端异步FIFO的阈值为DDR存储器单次突发的读写数据量；其中，读取DDR存储器的A、B、C任一地址空间帧图像的速度是根据后端点屏模块送入屏幕的点屏数据送出速度来决定的，根据需要通过DDR控制器控制点屏帧率高于或低于前端视频源的帧率；
上述方法需遵循：视频源每秒数据传输量+点屏模块送入屏幕每秒数据传输量<DDR存储器每秒实际处理带宽，且视频源每秒进入DDR存储器数据量和每秒读出DDR存储器数据量分别不能超过DDR存储器每秒处理能力的一半。
2.如权利要求1所述的一种基于FPGA的高速、可变帧视频显存设计方法，其特征在于，所述步骤E、F中，当选择提高点屏帧率时，DDR存储器数据读取速度会快于写入速度，当第一帧数据进入DDR存储器时，首先写入A地址空间，当A地址空间写完一帧数据后，开始将到来的第二帧数据写入B地址空间，这时A地址空间内的图像数据可以读出送入后端异步FIFO中等待点屏模块送入屏幕，当A地址空间读取完一帧图像，而B地址空间还没有写满一帧数据时，从A地址空间再次调取这帧数据送出，根据需要重复这个过程多次，直至B地址空间写入完第二帧进入图像；若B地址空间已写入完第二帧进入图像，而A地址空间还没有读完一帧数据，这时A地址空间还在被占用，而B地址空间刚写入完当前帧的数据，这时视频源的数据将开始写入C地址空间；而当A地址空间读完这一帧数据后，检测到B地址空间已经写入完一帧数据，进而跳转到B地址空间进行数据读取，这时就形成了B读取、C写入的状态，这等同于A读取、B写入时的状态。
3.如权利要求1所述的一种基于FPGA的高速、可变帧视频显存设计方法，其特征在于，所述步骤E、F中，当选择降低点屏帧率时，需要在DDR存储器写入时先把A和B地址空间分别写入完一帧数据，然后再写入C地址空间的同时，开始从A地址空间进行第一帧的读取操作，优先等待A地址空间读完一帧跳转后，写入才跳转到A地址空间进行；此时开始B地址空间第二帧的读取操作，优先等待B地址空间读完一帧跳转后，写入才跳转到B地址空间进行；此时开始C地址空间第三帧的读取操作，优先等待C地址空间读完一帧跳转后，写入才跳转到C地址空间进行。
4.如权利要求1至3任一所述的一种基于FPGA的高速、可变帧视频显存设计方法，其特征在于，所述步骤E中，DDR存储器会出现四种可能的情况：(1)当前端异步FIFO数据存储未达到阈值，后端异步FIFO数据存储达到阈值，这时DDR存储器不需要进行读写操作，为空闲时期；(2)当前端异步FIFO数据存储达到阈值，而后端异步FIFO数据存储也达到阈值，这时DDR存储器只需要进行写入操作即可；(3)当前端异步FIFO数据存储未达到阈值，后端异步FIFO存储也未达到阈值，这时DDR存储器只需要进行读出操作即可；(4)当前端异步FIFO数据存储达到阈值，后端异步FIFO未达到阈值，这时是DDR存储器最忙的时候，读和写都需要进行操作；此时DDR控制器控制DDR存储器采取读写单次交替进行的方式进行协调，直到跳出这种忙状态。
5.如权利要求4所述的一种基于FPGA的高速、可变帧视频显存设计方法，其特征在于，所述步骤E中，DDR存储器内的A、B、C三块区域为三块独立地址空间或三块连续地址空间。
6.如权利要求5所述的一种基于FPGA的高速、可变帧视频显存设计方法，其特征在于，所述DDR存储器读取带宽大于点屏模块的送屏带宽，当出现后端异步FIFO快满的时候，DDR控制器控制DDR存储器停止读取操作等待点屏模块将后端异步FIFO中的数据送出到屏幕，从而达到动态平衡。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410384239.3A CN104125424B (zh) | 2014-08-06 | 2014-08-06 | 一种基于fpga的高速、可变帧视频显存设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410384239.3A CN104125424B (zh) | 2014-08-06 | 2014-08-06 | 一种基于fpga的高速、可变帧视频显存设计方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104125424A CN104125424A (zh) | 2014-10-29 |
| CN104125424B true CN104125424B (zh) | 2017-06-06 |
Family
ID=51770673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410384239.3A Active CN104125424B (zh) | 2014-08-06 | 2014-08-06 | 一种基于fpga的高速、可变帧视频显存设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104125424B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN106601160B (zh) * | 2016-12-14 | 2020-04-14 | 昆山龙腾光电股份有限公司 | 刷新率转化装置、方法及显示装置 |
| CN108259381B (zh) * | 2016-12-29 | 2022-06-07 | 航天信息股份有限公司 | 数据帧处理方法、装置及车载单元 |
| CN107040784B (zh) * | 2017-03-22 | 2020-12-15 | 深圳市中航世星科技有限公司 | 一种视频缓冲处理方法、系统和装置 |
| CN107329929B (zh) * | 2017-07-05 | 2021-04-09 | 郑州云海信息技术有限公司 | 一种基于SoC FPGA的数据传输系统及数据传输方法 |
| KR102566790B1 (ko) * | 2018-02-12 | 2023-08-16 | 삼성디스플레이 주식회사 | 가변 프레임 모드를 지원하는 표시 장치의 구동 방법, 및 표시 장치 |
| CN110933255B (zh) * | 2019-10-30 | 2021-09-10 | 中国航空工业集团公司洛阳电光设备研究所 | 一种基于fpga的两路异步dvi视频同步的方法 |
| CN111831606B (zh) * | 2020-07-17 | 2023-03-31 | 电子科技大学 | 一种基于fpga的数据包精准延时方法及系统 |
| CN112073650A (zh) * | 2020-09-16 | 2020-12-11 | 中航华东光电有限公司 | 基于fpga的ddr3视频缓存控制方法 |
| CN112422835B (zh) * | 2020-12-16 | 2022-08-26 | 深圳市六合智能感知系统科技有限公司 | 图像的高速采集方法、系统、设备及存储介质 |
| CN112689103A (zh) * | 2020-12-18 | 2021-04-20 | 西安万像电子科技有限公司 | 屏幕的显示控制系统及方法 |
| CN112929672B (zh) * | 2021-02-04 | 2023-02-24 | 山东云海国创云计算装备产业创新中心有限公司 | 一种视频压缩方法、装置、设备及计算机可读存储介质 |
| CN113727175A (zh) * | 2021-08-11 | 2021-11-30 | 西安诺瓦星云科技股份有限公司 | 多路视频源回显方法、系统和显示控制设备 |
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| CN115756382B (zh) * | 2023-01-06 | 2023-04-18 | 北京象帝先计算技术有限公司 | 视频处理方法、装置、电子组件及电子设备 |
| CN115955539B (zh) * | 2023-03-15 | 2023-08-18 | 广州美凯信息技术股份有限公司 | 基于fpga的视频帧率动态转换方法、装置及存储介质 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1166995C (zh) * | 2002-04-27 | 2004-09-15 | 西安交通大学 | 高速视频处理接口控制器及其处理方法 |
| US8438326B2 (en) * | 2010-06-07 | 2013-05-07 | Xilinx, Inc. | Scalable memory interface system |
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| CN103237157B (zh) * | 2013-05-13 | 2015-12-23 | 四川虹微技术有限公司 | 一种实时高清视频图像转置器 |
-
2014
- 2014-08-06 CN CN201410384239.3A patent/CN104125424B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104125424A (zh) | 2014-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |