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CN104051537B - 有刻面的半导体纳米线 - Google Patents

有刻面的半导体纳米线 Download PDF

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CN104051537B
CN104051537B CN201410092534.1A CN201410092534A CN104051537B CN 104051537 B CN104051537 B CN 104051537B CN 201410092534 A CN201410092534 A CN 201410092534A CN 104051537 B CN104051537 B CN 104051537B
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Abstract

本发明涉及有刻面的半导体纳米线。在半导体鳍上进行半导体材料的选择性外延以形成半导体纳米线。半导体纳米线的表面包括非水平且非垂直的刻面。可以在所述半导体纳米线之上形成栅电极，以使得有刻面的表面可以用作沟道表面。有刻面的半导体纳米线的外延沉积部分可以向沟道施加应力。此外，在有刻面的半导体纳米线上形成栅电极之前，可以添加另外的半导体材料以形成所述有刻面的半导体纳米线的外壳。半导体纳米线的有刻面的表面提供了良好限定的载荷子输运特性，该载荷子输运特性可以有利地用于提供具有受到良好控制的器件特性的半导体器件。

Description

有刻面的半导体纳米线
技术领域
本公开总体上涉及半导体器件，特别地涉及有刻面的（faceted）半导体纳米线和采用该有刻面的半导体纳米线的半导体结构及其制造方法。
背景技术
常规半导体纳米线被形成为具有矩形垂直横截面形状和成对平行的垂直侧壁，或者被形成为具有圆角（rounded）垂直横截面形状，所述圆角垂直横截面形状是通过对具有矩形垂直横截面形状的半导体纳米线热退火而获得的。成对平行的垂直侧壁的表面取向对于为诸如鳍式（fin）场效应晶体管的半导体器件提供高载荷子迁移率可能不是最佳的。圆角半导体纳米线的表面包括很多不同的结晶取向，并且所提供的特性是很多不同结晶取向的平均。
发明内容
在半导体鳍上进行半导体材料的选择性外延以形成半导体纳米线。半导体纳米线的表面包括非水平且非垂直的刻面（facet）。可以在所述半导体纳米线之上形成栅电极，以使得有刻面的表面可以用作沟道表面。有刻面的半导体纳米线的外延沉积部分可以向沟道施加应力。此外，在有刻面的半导体纳米线上形成栅电极之前，可以添加另外的半导体材料以形成所述有刻面的半导体纳米线的外壳。半导体纳米线的有刻面的表面提供了良好限定的载荷子输运特性，该载荷子输运特性可以有利地用于提供具有受到良好控制的器件特性的半导体器件。
根据本公开的一方面，一种半导体结构包括位于绝缘体层上的半导体纳米线以及栅极叠层结构。所述半导体纳米线的所有外表面的主要部分是不平行于或垂直于所述半导体纳米线与所述绝缘体层之间的水平界面的结晶刻面组。所述栅极叠层结构包括栅极电介质和栅电极的叠层并且跨骑所述半导体纳米线。
根据本公开的另一方面，提供了另一种半导体结构。该半导体结构包括：包括绝缘体层的衬底；以及位于所述绝缘体层的表面上的半导体纳米线。所述半导体纳米线的所有外表面的主要部分是不平行于或垂直于所述半导体纳米线与所述绝缘体层之间的水平界面的结晶刻面组。
本公开的又一个方面，提供了一种形成半导体结构的方法。在绝缘体层的顶面上设置包括单晶半导体材料的半导体鳍。形成半导体纳米线，所述半导体纳米线是通过在所述半导体鳍上生长多个有刻面的半导体材料部分直到所述半导体纳米线的所有物理暴露表面变为彼此接触或与一个或多个电介质表面接触的有刻面的表面而形成的。
附图说明
图1A是根据本公开的第一实施例，在形成半导体鳍之后的第一示例性半导体结构的自顶向下视图。
图1B是沿着图1A的面B-B'的第一示例性半导体结构的垂直横截面视图。
图1C是沿着图1B的面C-C'的第一示例性半导体结构的垂直横截面视图。
图2A是根据本公开的第一实施例，在形成有刻面的半导体材料部分之后的第一示例性半导体结构的自顶向下视图。
图2B是沿着图2A的面B-B'的第一示例性半导体结构的垂直横截面视图。
图2C是沿着图2B的面C-C'的第一示例性半导体结构的垂直横截面视图。
图3A是根据本公开的第一实施例，在形成栅极叠层结构之后的第一示例性半导体结构的自顶向下视图。
图3B是沿着图3A的面B-B'的第一示例性半导体结构的垂直横截面视图。
图3C是沿着图3B的面C-C'的第一示例性半导体结构的垂直横截面视图。
图3D是沿着图3B的面D-D'的第一示例性半导体结构的垂直横截面视图。
图4A是根据本公开的第一实施例，在形成栅极间隔物（spacer）以及源极区和漏极区之后的第一示例性半导体结构的自顶向下视图。
图4B是沿着图4A的面B-B'的第一示例性半导体结构的垂直横截面视图。
图4C是沿着图4B的面C-C'的第一示例性半导体结构的垂直横截面视图。
图4D是沿着图4B的面D-D'的第一示例性半导体结构的垂直横截面视图。
图5A是根据本公开的第一实施例，在形成接触层级（contact-level）电介质层和各种接触过孔结构之后的第一示例性半导体结构的自顶向下视图。
图5B是沿着图5A的面B-B'的第一示例性半导体结构的垂直横截面视图。
图5C是沿着图5B的面C-C'的第一示例性半导体结构的垂直横截面视图。
图5D是沿着图5B的面D-D'的第一示例性半导体结构的垂直横截面视图。
图6A是根据本公开的第二实施例，在形成半导体壳（shell）区域之后的第二示例性半导体结构的自顶向下视图。
图6B是沿着图6A的面B-B'的第二示例性半导体结构的垂直横截面视图。
图6C是沿着图6B的面C-C'的第二示例性半导体结构的垂直横截面视图。
图7A是根据本公开的第二实施例，在形成栅极叠层结构之后的第二示例性半导体结构的自顶向下视图。
图7B是沿着图7A的面B-B'的第二示例性半导体结构的垂直横截面视图。
图7C是沿着图7B的面C-C'的第二示例性半导体结构的垂直横截面视图。
图7D是沿着图7B的面D-D'的第二示例性半导体结构的垂直横截面视图。
图8A是根据本公开的第二实施例，在形成栅极间隔物以及源极区和漏极区之后的第二示例性半导体结构的自顶向下视图。
图8B是沿着图8A的面B-B'的第二示例性半导体结构的垂直横截面视图。
图8C是沿着图8B的面C-C'的第二示例性半导体结构的垂直横截面视图。
图8D是沿着图8B的面D-D'的第二示例性半导体结构的垂直横截面视图。
图9A是根据本公开的第二实施例，在形成接触层级电介质层和各种接触过孔结构之后的第二示例性半导体结构的自顶向下视图。
图9B是沿着图9A的面B-B'的第二示例性半导体结构的垂直横截面视图。
图9C是沿着图9B的面C-C'的第二示例性半导体结构的垂直横截面视图。
图9D是沿着图9B的面D-D'的第二示例性半导体结构的垂直横截面视图。
具体实施方式
如上所述，本公开涉及有刻面的半导体纳米线和采用该有刻面的半导体纳米线的半导体结构及其制造方法。现在利用附图详细描述本公开的各方面。注意在不同的实施例中相似的附图标记表示相似的元件。附图不一定按比例绘制。附图不一定按比例绘制。如本申请中所使用的，在整个说明书和权利要求书中，序数词用来区分相似的元件，并且相同的元件可以被标记以不同的序数词。
参考图1A-1C，根据本公开第一实施例的第一示例性半导体包括形成在衬底8上的多个半导体鳍2。衬底8可以包括绝缘体层120和处理衬底（handle substrate）108。绝缘体层120包括诸如氧化硅、氮化硅、氧氮化硅或其组合的电介质材料。处理衬底108可以包括半导体材料、导电材料、电介质材料或其组合，并且可以为绝缘体层120及其上的结构提供机械支撑。
所述多个半导体鳍2包括半导体材料，该半导体材料在本文中被称为第一单晶半导体材料。该第一单晶半导体材料可以是例如：单晶硅；单晶锗；硅、锗和碳中的至少两种的单晶合金；单晶化合物半导体材料；多晶元素半导体材料；硅、锗和碳中的至少两种的多晶合金；多晶化合物半导体材料；或者非晶半导体材料。在一个实施例中，所述多个半导体鳍2的半导体材料是单晶的。在一个实施例中，所述多个半导体鳍2可以包括单晶硅材料，所述单晶硅材料可以是本征单晶硅、p掺杂的单晶硅或者n掺杂的单晶硅。
所述多个半导体鳍2可以通过例如提供绝缘体上半导体（SOI）衬底而形成，该SOI衬底包括处理衬底108、绝缘体层120（其为掩埋绝缘体层）和包含第一单晶半导体材料的顶部半导体层的垂直叠层。通过光刻方法和各向异性蚀刻的组合来对顶部半导体层进行构图，以形成所述多个半导体鳍2。所述多个半导体鳍2可以直接形成在绝缘体层120的顶面上。
在一个实施例中，所述多个半导体鳍2中的每一个可以包括沿着半导体鳍101的纵向方向延伸的一对垂直侧壁。本文中使用的物体的“纵向方向”是这样的方向：沿着该方向，物体的惯性矩（moment of inertia）变为最小。所述多个半导体鳍2的纵向方向可以是水平方向。在一个实施例中，所述多个半导体鳍2可以具有相同的水平纵向方向，即，所述多个半导体鳍2的纵向方向可以彼此平行并且平行于绝缘体120与所述多个半导体鳍2之间的界面。
参考图2A-2C，在所述多个半导体鳍2的物理暴露表面上生长多个有刻面的半导体材料部分4。所述多个有刻面的半导体材料部分4包括第二单晶半导体材料，并且直接生长在所述多个半导体鳍2的半导体表面上。在一个实施例中，每一个有刻面的半导体材料部分4的物理暴露表面可以由在所述多个有刻面的半导体材料部分4的生长期间的所述第二单晶半导体的结晶刻面构成。
在一个实施例中，可以采用选择性外延工艺来生长所述多个有刻面的半导体材料部分4。本文将该选择性外延工艺称为第一选择性外延工艺。在第一选择性外延工艺期间，包括所述多个半导体鳍2的物理暴露表面的示例性半导体结构被装载到处理室中，并且使第二单晶半导体材料的至少一种反应剂前体（reactant precursor）以及蚀刻剂流入所述处理室中。第二单晶半导体材料的所述至少一种反应剂前体的流量以及蚀刻剂的流量可以是不随时间变化的（即，是时间的常数函数），或者可以随时间调整。
第二单晶半导体材料的所述至少一种反应剂前体的流量以及蚀刻剂的流量被选择为使得第二单晶半导体材料的沉积选择性地进行，即在半导体表面上进行，而不在电介质表面上进行。具体地，对可在电介质表面上成核的任何半导体材料的蚀刻速率大于用于在电介质表面上成核的籽晶（seed）半导体材料的生长速率，被立即蚀刻，不会导致可维持的机制。因此，在所述选择性外延工艺期间，所述至少一种反应剂前体不在任何电介质表面上成核。
所述多个有刻面的半导体材料部分4的沉积速率可取决于所述多个半导体鳍2的物理暴露表面的表面取向。在一个实施例中，第二单晶半导体材料的沉积可以在所述多个半导体鳍2的所有物理暴露表面上进行。在另一个实施例中，第二单晶半导体材料的沉积可以仅在所述多个半导体鳍2的物理暴露表面的表面取向的一个子集上进行，而不在所述多个半导体鳍2的物理暴露表面的表面取向的另一子集上进行。
在一个实施例中，所述多个有刻面的半导体材料部分4可以沉积在所述多个半导体鳍2的至少一对垂直侧壁的所有表面上。在一个实施例中，在完成了所述选择性外延工艺时，每一个有刻面的表面可以变为与至少另一个所述有刻面的表面邻接。正如本文中使用的，当第一表面的边缘与第二表面的边缘一致时，第一表面与第二表面邻接。
所述选择性外延工艺可以在处理室中进行一段时间。在一个实施例中，所述多个有刻面的半导体材料部分的所有物理暴露表面都可以变成具有结晶学等效取向的有刻面的表面。在一个实施例中，所述多个有刻面的半导体材料部分4的有刻面的表面不平行于或垂直于绝缘体层120的顶面。在一个实施例中，所述多个有刻面的半导体材料部分4的有刻面的表面的结晶学等效取向是{111}取向。如本文中所使用的，{hkl}（其中h、k和l中的每一个代表独立的整数）取向是指通过单晶材料的晶体对称性等效于（hkl）取向的一组结晶学取向。
在一个实施例中，所述多个半导体鳍2的（一个或多个）顶面可以包括{001}表面之一，并且所述多个半导体鳍2的侧壁可以包括{110}表面或{100}表面。在该情况下，所述多个有刻面的半导体材料部分4的有刻面的表面结晶学等效取向可以是{111}取向。
在另一个实施例中，所述多个半导体鳍2的（一个或多个）顶面可以包括{110}表面之一，并且所述多个半导体鳍2的侧壁可以包括{001}表面或{110}表面。在该情况下，所述多个有刻面的半导体材料部分4的有刻面的表面的结晶学等效取向可以是{111}取向。
第一单晶半导体材料和第二单晶半导体材料可以具有相同的成分或不同的成分。在一个实施例中，第一单晶半导体材料可以是单晶硅，第二单晶半导体材料可以是单晶硅锗合金。在这种情况下，第二单晶半导体材料可以向所述多个半导体鳍2中的第一单晶半导体材料施加张应力。在一个实施例中，第二单晶半导体材料中锗的原子浓度可以在10%到50%的范围内。在一个实施例中，第一单晶半导体材料可以包括原子浓度为至少90%的硅。在一个实施例中，第一单晶半导体材料可以是掺杂或未掺杂的硅，或者是其中硅的原子浓度为至少90%的掺杂的或未掺杂的硅锗合金。在一个实施例中，第一单晶半导体材料可以由硅构成或者由硅与至少一种电气掺杂剂构成。如果第一单晶半导体材料包括晶格常数小于第二单晶半导体材料的晶格常数的半导体材料，则所述多个有刻面的半导体材料部分4中的第二单晶半导体材料可以处于压应变下。要形成在所述多个有刻面的半导体材料部分4中的沟道可以处于压应变下，并且其中的载荷子迁移率由于该压应变而改变。在一个实施例中，压应变可以是在与半导体纳米线（2，4）的最接近（proximate）的刻面平行的平面内的双轴压应变。在一个实施例中，可以有利地采用载荷子迁移率的变化来增大场效应晶体管的导通电流（on-current）。在一个实施例中，可以采用处于压应变下的半导体壳区域6来形成p型场效应晶体管。
在另一个实施例中，第一单晶半导体材料可以是单晶硅锗合金，第二单晶半导体材料可以是单晶硅。在这种情况下，第二单晶半导体材料可以向所述多个半导体鳍2中的第一单晶半导体材料施加压应力。在一个实施例中，第一单晶半导体材料中锗的原子浓度可以在10%到50%的范围内。在一个实施例中，第二单晶半导体材料可以包括原子浓度为至少90%的硅。在一个实施例中，第二单晶半导体材料可以是掺杂或未掺杂的硅，或者是其中硅的原子浓度为至少90%的掺杂的或未掺杂的硅锗合金。在一个实施例中，第二单晶半导体材料可以由硅构成或者由硅与至少一种电气掺杂剂构成。如果第一单晶半导体材料包括晶格常数小于第二单晶半导体材料的晶格常数的半导体材料，则所述多个有刻面的半导体材料部分4中的第二单晶半导体材料可以处于张应变下。要形成在所述多个有刻面的半导体材料部分4中的沟道可以处于张应变下，并且其中的载荷子的迁移率由于该张应变而改变。在一个实施例中，张应变可以是在与半导体纳米线（2，4）的最接近的有刻面的表面平行的平面内的双轴张应变。在一个实施例中，可以有利地采用载荷子的迁移率的变化来增大场效应晶体管的导通电流。在一个实施例中，可以采用处于张应变下的半导体壳区域6来形成p型场效应晶体管。
在另一个实施例中，第一单晶半导体材料的半导体成分可以与第二单晶半导体材料的半导体成分相同。本文中使用的半导体材料的“半导体成分”是指减去半导体材料内的所有电气掺杂剂（即，p型掺杂剂或n型掺杂剂）的半导体材料的成分。换言之，半导体材料的半导体成分是指半导体材料的本征等效物的成分。在一个实施例中，第一单晶半导体材料的半导体成分和第二单晶半导体材料的半导体成分可以由硅构成或者可以由硅和碳构成。在另一个实施例中，第一单晶半导体材料的半导体成分和第二单晶半导体材料的半导体成分可以由硅和锗构成或者可以由硅、锗和碳构成。
在又一个实施例中，第一和第二单晶半导体材料中的一者或二者可以包括化合物半导体材料。
在一个实施例中，所述至少一种反应剂前体可以包括至少一种含硅的前体和/或至少一种含锗的前体。例如，所述至少一种含硅的前体可以包括SiH4、SiH2Cl2、SiHCl3、SiCl4和Si2H6中的至少一种。所述至少一种含锗的前体可以包括GeH4和Ge2H6中的至少一种。所述蚀刻剂可以包括HCl。
在一个实施例中，在所述选择性外延工艺期间，在处理室中所述至少一种反应剂前体（即，所述至少一种反应剂前体的全体）与蚀刻剂的摩尔比在2:1到1:10的范围内。所述选择性外延工艺的压力被保持在这样的范围内：该范围为第二单晶半导体材料的不同结晶学表面提供不同的生长速率。在一个实施例中，所述蚀刻剂的分压可以在1乇到50乇的范围内，所有所述至少一种反应剂前体的分压在0.1乇到10乇的范围内，但也可以采用用于蚀刻剂和/或所述至少一种反应剂前体的更小和更大的分压。
可以可选地采用至少一种载气。可以用作载气的示例性气体包括但不限于氢气、氮气、氦和氩。处理室中的总压力可以在5乇到200乇的范围内，但也可以采用更小和更大的总压力。
在所述选择性外延工艺期间处理室的温度可以在600℃到900℃的范围内，但也可以采用更低和更高的温度。
在一个实施例中，可以将所述多个半导体鳍2之间的横向间隔以及所述多个有刻面的半导体材料部分4的生长控制为使得形成在不同半导体鳍2上的有刻面的半导体材料部分4彼此不接触。在这种情况下，直接形成在所述多个半导体鳍2之一上的所述多个有刻面的半导体材料部分4的子组不接触直接形成在所述多个半导体鳍2中任何其它鳍上的所述多个有刻面的半导体材料部分4的任何其它子组。该特征可以有利地用于通过第二单晶半导体材料的选择性外延在向每个半导体鳍2提供另外的半导体材料的同时防止多个半导体鳍2的电短路。
在一个实施例中，可以可选地采用在升高的温度下的退火，以使半导体材料跨过所述多个半导体鳍2和所述多个有刻面的半导体材料部分4之间的界面相互扩散。所述退火的温度例如可以在800℃到1100℃的范围内。在这种情况下，所述多个半导体鳍2和所述多个有刻面的半导体材料部分4中的半导体材料可以部分地或完全同质化。
有刻面的半导体材料部分4和半导体鳍2的每个相连组（contiguous set）可以一起构成半导体纳米线（2，4）。本文中所使用的“半导体纳米线”是指沿着纵向方向延伸并且具有不超过100nm的最大横向尺寸（与纵向尺度垂直的任何尺度中最大的尺度）的相连半导体材料部分。在一个实施例中，每条半导体纳米线（2，4）沿着该半导体纳米线（2，4）的纵向方向可以具有均匀的垂直横截面面积。换言之，与每条半导体纳米线（2，4）的纵向方向垂直的平面内的垂直横截面区面积在沿着该半导体纳米线（2，4）的纵向方向平移时可以是不变的。
对于每条半导体纳米线（2，4），半导体纳米线（2，4）的所有物理暴露表面是彼此接触或者与诸如电介质材料层120的顶面的一个或多个电介质表面接触的有刻面的表面。可以通过进行选择性外延工艺直到半导体纳米线（2，4）的所有物理暴露表面变成彼此接触或者与一个或多个电介质表面接触的有刻面的表面，来进行多条半导体纳米线（2，4）的形成。每条半导体纳米线（2，4）的所有外表面的主要部分可以是不平行于或垂直于半导体纳米线（2，4）与掩埋绝缘体层120之间的水平界面的结晶刻面组。本文中使用的表面组的“主要部分”是指占据该表面组的全部面积的大于50%的任何表面子组。所述结晶刻面组可以是所述多个有刻面的半导体材料部分4的有刻面的表面的组。半导体纳米线（2，4）的每个结晶刻面可以与同一半导体纳米线（2，4）上的至少另一个结晶刻面邻接。在一个实施例中，所述多个有刻面的半导体材料部分的生长可以在这样的处理条件下进行：该处理条件在半导体纳米线（2，4）的所有有刻面的表面都彼此接触或与一个或多个电介质表面接触之后，防止所述多个有刻面的半导体材料部分4的进一步生长。
每条半导体纳米线（2，4）包括半导体鳍2和位于该半导体鳍2的侧壁上的多个有刻面的半导体材料部分4。如果半导体鳍2包括沿着纵向方向延伸的平行的垂直侧壁对，则所述多个有刻面的半导体材料部分4可以形成在所述平行的垂直侧壁对的所有表面上。
参考图3A-3D，形成跨骑半导体纳米线（2，4）的栅极叠层结构（30，31，32，38）。栅极叠层结构（30，31，32，38）包括栅极电介质30和栅电极（31，32）的叠层。栅极叠层结构（30，31，32，38）可以例如通过沉积栅极叠层的各层并且随后对所述栅极叠层的各层进行构图而形成。
具体地，栅极叠层各层随后可以沉积在所述多条半导体纳米线（2，4）之上以及衬底8的顶面的物理暴露部分上。栅极叠层的各层可以包括自下而上为栅极电介质层、至少一个栅极导体层以及可选的栅极帽盖（cap）电介质层的叠层。栅极叠层的各层中的每一个可以是保形的（conformal）材料层，即，可以整体具有均匀的厚度。通过对所述栅极叠层各层进行构图，形成栅极叠层结构（30，31，32，38）。例如，可以通过采用构图的光致抗蚀剂（未示出）作为掩蔽层的各向异性蚀刻工艺对栅极叠层各层进行构图，形成包括栅极电介质30、栅极导体（31，32）并且可选地包括栅极帽盖电介质38的栅极叠层结构（30，31，32，38）。在示例性实例中，栅极叠层结构（30，31，32，38）可以包括栅极电介质30、下部栅极导体部分31、上部栅极导体部分32以及栅极帽盖电介质38。
栅极电介质层，并且因此栅极电介质，可以包括可以为氧化硅、氮化硅、氧氮化硅或其叠层的电介质材料。作为替代或补充，栅极电介质层，并且因此栅极电介质30，可以包括介电常数大于3.9的高介电常数（高k）材料。在一个实施例中，栅极电介质层可以包括电介质金属氧化物，所述电介质金属氧化物是包含金属和氧的高k材料并且在本领域中已知为高k栅极电介质材料。电介质金属氧化物可以通过本领域中公知的方法沉积，所述方法包括例如：化学气相沉积（CVD）、物理气相沉积（PVD）、分子束沉积（MBD）、脉冲激光沉积（PLD）、液态源雾化的化学沉积（LSMCD）、原子层沉积（ALD）等。示例性高k电介质材料包括HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐及其合金。x的每一个值独立地为0.5-3，且y的每个值独立地为0-2。栅极电介质层50L的厚度可以为0.9nm-6nm，但也可以采用更小和更大的厚度。
栅极导体层可以是单个层或多个层。在一个实施例中，栅极导体层可以包括下部栅极导体层以及上部栅极导体层，所述下部栅极导体部分31自所述下部栅极导体层被构图，并且所述上部栅极导体部分32自所述上部栅极导体层被构图。栅极导体层，并且因此下部和上部栅极导体部分（31，32），可以包括导电材料，所述导电材料可以是掺杂的半导体材料、金属性材料或其组合。掺杂的半导体材料，如果存在，可以是掺杂的多晶硅、掺杂的多晶锗、掺杂的硅锗合金、任何其它掺杂的元素或化合物半导体材料、或其组合。金属性材料，如果存在，可以是可以通过化学气相沉积（CVD）、物理气相沉积（PVD）或其组合沉积的任何金属性材料。例如，金属性材料可以包括铝和/或钨。栅极导体层的厚度可以为20nm到200nm，但也可以采用更小和更大的厚度。在非限制性的示例性实例中，下部栅极导体部分31可以包括功函数材料，并且上部栅极导体部分32可以包括掺杂的半导体材料。
如果形成了栅极帽盖电介质层，则该栅极帽盖电介质层，并且因此从其得到的栅极帽盖电介质部分38，可以包括诸如氮化硅、氧化硅、有机硅酸盐玻璃（OSG）、可用于栅极电介质层的高介电常数（高k）材料层或其组合。栅极帽盖电介质层可以通过例如化学气相沉积或通过本领域中已知的任何其它沉积方法被沉积。栅极帽盖电介质层（如果存在）的厚度可以为10nm到200nm，并且典型地为20nm到100nm，但也可以采用更小和更大的厚度。
光致抗蚀剂层被施加在栅极叠层之上并且被光刻构图。例如，通过采用构图的光致抗蚀剂层作为蚀刻掩膜并且采用栅极电介质层作为蚀刻停止层的各向异性蚀刻，将光致抗蚀剂层中的图形转移到整个栅极叠层。随后，可以通过各向同性蚀刻去除栅极电介质层的物理暴露部分，所述各向同性蚀刻可以是例如湿法蚀刻。
可选地，可以采用在升高的温度下进行的退火，来使半导体鳍2中的第一单晶半导体材料和所述多个有刻面的半导体材料部分4中的第二单晶半导体材料部分地或完全地同质化。在一个实施例中，半导体纳米线（2，4）可以被完全同质化，使得遍布每条半导体纳米线（2，4），半导体材料的成分是相同的。在另一个实施例中，半导体纳米线（2，4）可以被完全同质化，使得在半导体纳米线（2，4）的表面位置与半导体纳米线（2，4）的内部部分之间存在成分梯度。所述退火的温度例如可以在600℃到1100℃的范围内。在又一个实施例中，可以避免退火以保持跨过半导体鳍2和所述多个有刻面的半导体材料部分4的材料成分差异。
参考图4A-4D，围绕栅极叠层结构（30，31，32，38）形成栅极间隔物52。栅极间隔物52例如可以通过电介质材料层的保形沉积以及去除所述电介质材料层的水平部分的各向异性蚀刻而形成。所述电介质材料层的剩余垂直部分构成栅极间隔物52。
可以采用掩蔽的离子注入或采用未掩蔽的离子注入，向半导体纳米线（2，4）中进行电气掺杂剂的离子注入。栅极叠层结构（30，31，32，38）在（一个或多个）注入工艺期间用作自对准注入掩膜。每条半导体纳米线的注入部分包括源极区（2S，4S）和漏极区（2D，4D）。源极区（2S，4S）包括鳍式源极部分2S和包含刻面的源极部分4S。漏极区（2D，4D）包括鳍式漏极部分2D和包含刻面的漏极部分4D。每条半导体纳米线的未注入部分还包括横向接触源极区（2S，4S）和漏极区（2D，4D）的体区（2B，4B）。
每个体区（2B，4B）包括鳍式体部分2B和包含刻面的体部分4B。在每条半导体纳米线内，半导体鳍（2S，2D，2B）包括鳍式源极部分2S、鳍式漏极部分2D和鳍式体部分2B，并且所述多个有刻面的半导体材料部分（4S，4D，4B）包括包含刻面的源极部分4S、包含刻面的漏极部分4D和包含刻面的体部分4B。在每条半导体纳米线（2S，2D，2B，4S，4D，4B）内，源极区（2S，4S）和漏极区（2D，4D）形成在半导体纳米线（2S，2B，2D，4S，4B，4D）的端部内。在每条半导体纳米线（2S，2D，2B，4S，4D，4B）内，源极区（2S，4S）和漏极区（2D，4D）通过位于栅极叠层结构（30，31，32，38）下方的体区（2B，4B）而彼此横向间隔开。因此，每条半导体纳米线（2S，2D，2B，4S，4D，4B）可以包括位于半导体纳米线（2S，2D，2B，4S，4D，4B）的第一端部的源极区（2S，4S）、位于半导体纳米线（2S，2D，2B，4S，4D，4B）的第二端部并且与所述源极区（2S，4S）横向间隔开的漏极区（2D，4D）、以及横向接触所述源极区（2S，4S）和所述漏极区（2D，4D）并且位于所述栅极叠层结构（30，31，32，38）下方的体区（2B，4B）。
参考图5A-5D，可以在所述多条半导体纳米线（2S，2D，2B，4S，4D，4B）以及栅极叠层结构（30，31，32，38）之上形成接触层级电介质材料层90。可以穿过所述接触层级电介质材料层90形成过孔腔，并且可以用接触过孔结构94填充过孔腔。可选地，可以在形成接触过孔结构94之前，通过使金属与第二单晶半导体材料的表面部分反应，在包含刻面的源极部分4S和包含刻面的漏极部分4D的表面上形成金属半导体合金部分92。本文中明确地预期这样的实施例：其中，栅极叠层结构包括一次性（disposable）材料，并且被替代栅极材料（包括栅极电介质材料和栅电极材料）替代。
参考图6A-6C，通过在所述多个有刻面的半导体材料部分4和所述多个半导体鳍2的物理暴露表面上生长半导体壳区域6，形成根据本公开第二实施例的第二示例性半导体结构。该半导体壳区域6可以通过在半导体纳米线（2，4）的所有物理暴露表面上生长另外的半导体材料而形成。所述另外的半导体材料在本文中称为第三单晶半导体材料。每个半导体壳区域6被沉积为与下伏的（underlying）半导体鳍（2，4）的单晶半导体材料外延对准的单晶半导体材料。
可以通过另一选择性外延工艺（在本文中称为第二选择性外延工艺）实现从半导体纳米线（2，4）的所有物理暴露表面生长半导体壳区域6。该第二选择性外延工艺采用使得第三半导体材料在与有刻面的表面垂直的方向上生长的工艺条件。
在第二选择性外延工艺期间，包括所述多个半导体纳米线（2，4）的物理暴露表面的示例性半导体结构被装载到处理室中，并且使第三单晶半导体材料的至少一种反应剂前体以及蚀刻剂流入所述处理室中。第三单晶半导体材料的所述至少一种反应剂前体的流量以及蚀刻剂的流量可以是不随时间变化的（即，是时间的常数函数），或者可以随时间调整。
将第三单晶半导体材料的所述至少一种反应剂前体的流量以及蚀刻剂的流量选择成使得第三单晶半导体材料的沉积选择性地进行，即在半导体表面上进行，而不在电介质表面上进行。具体地，对可在电介质表面上成核的任何半导体材料的蚀刻速率大于用于在电介质表面上成核的籽晶半导体材料的生长速率，被立即蚀刻，不会导致可维持的机制。因此，在选择性外延工艺期间，所述至少一种反应剂前体不在任何电介质表面上成核。第二选择性外延工艺的工艺条件可以被选择为使得半导体壳区域6的生长速率取决于所述多条半导体纳米线（2，4）的物理暴露表面的表面取向。
第三单晶半导体材料的成分可以与第一单晶半导体材料的成分相同或不同。此外，第三单晶半导体材料的成分可以与第二单晶半导体材料的成分相同或不同。
在一个实施例中，第一单晶半导体材料和第二单晶半导体材料可以是单晶硅，第三单晶半导体材料可以是单晶硅锗合金。在这种情况下，第三单晶半导体材料可以向第一和第二单晶半导体材料施加张应力。
在一个实施例中，第三单晶半导体材料中锗的原子浓度可以在10%到50%的范围内。在一个实施例中，第一和/或第二单晶半导体材料可以包括原子浓度为至少90%的硅。在一个实施例中，第一和/或第二单晶半导体材料可以是掺杂的或未掺杂的硅，或者其中硅的原子浓度为至少90%的掺杂的或未掺杂的硅锗合金。在一个实施例中，第一和/或第二单晶半导体材料可以由硅构成或者由硅与至少一种电气掺杂剂构成。如果第一和/或第二单晶半导体材料包括晶格常数小于第三单晶半导体材料的晶格常数的半导体材料，则半导体材料壳区域6中的第三单晶半导体材料可以处于压应变下。要形成在所述半导体壳区域6中的沟道可以处于压应变下，并且其中的载荷子迁移率由于该压应变而改变。在一个实施例中，所述压应变可以是与半导体纳米线（2，4，6）的最接近的有刻面的表面平行的平面内的双轴压应变。在一个实施例中，可以有利地采用载荷子迁移率的变化来增加场效应晶体管的导通电流。在一个实施例中，可以采用处于压应变下的半导体壳区域6形成p型场效应晶体管。
在另一个实施例中，第一和第二单晶半导体材料可以是单晶硅锗合金，第三单晶半导体材料可以是单晶硅。在这种情况下，第三单晶半导体材料可以向第一和第二单晶半导体材料施加压应力。
在一个实施例中，第一和/或第二单晶半导体材料中锗的原子浓度可以在10%到50%的范围内。在一个实施例中，第三单晶半导体材料可以包括原子浓度为至少90%的硅。在一个实施例中，第三单晶半导体材料可以是掺杂的或未掺杂的硅，或者其中硅的原子浓度为至少90%的掺杂的或未掺杂的硅锗合金。在一个实施例中，第三单晶半导体材料可以由硅构成或者由硅与至少一种电气掺杂剂构成。
在又一个实施例中，第一、第二和第三单晶半导体材料中的一种或更多可以包括化合物半导体材料。
在一个实施例中，第一单晶半导体材料中锗的原子浓度可以小于10%，并且第一单晶半导体材料中硅的原子浓度可以大于90%。第一单晶半导体材料可以是单晶硅材料。所沉积的第二单晶半导体材料可以是具有大于10%的锗原子浓度的硅锗合金或者可以是单晶锗材料。可以在半导体壳区域6的形成之前，对每条半导体纳米线（2，4）进行退火以使第一和第二单晶半导体材料相互扩散。在退火之后，半导体纳米线（2，4）包括单晶硅锗合金材料，所述单晶硅锗合金材料可以是同质化的（即，整体具有均匀的成分）或者其中可以具有浓度梯度。单晶硅锗合金材料是第一单晶半导体材料和第二单晶半导体材料的合金。半导体壳区域6被添加到每条半导体纳米线（2，4）。半导体壳区域6的第三单晶半导体材料可以具有与包含半导体壳区域6的半导体纳米线（2，4，6）内的第一和第二单晶半导体材料的合金不同的成分。在一个实施例中，第三单晶半导体材料可以是单晶硅。在这种情况下，半导体壳区域6可以处于张应变下。要形成在所述半导体壳区域6中的沟道可以处于张应变下，并且其中的载荷子迁移率由于该张应变而改变。在一个实施例中，张应变可以是与半导体纳米线（2，4，6）的最接近的有刻面的表面平行的平面内的双轴张应变。在一个实施例中，可以有利地采用载荷子迁移率的变化来增加场效应晶体管的导通电流。在一个实施例中，可以采用处于张应变下的半导体壳区域6形成n型场效应晶体管。
如果第三单晶半导体材料不同于第一单晶半导体材料和/或第二单晶半导体材料，则半导体壳区域6可以具有与半导体鳍2或所述多个有刻面的半导体材料部分4不同的载荷子迁移率。
在一个实施例中，所述至少一种反应剂前体可以包括至少一种含硅的前体和/或至少一种含锗的前体。例如，所述至少一种含硅的前体可以包括SiH4、SiH2Cl2、SiHCl3、SiCl4和Si2H6中的至少一种。所述至少一种含锗前体可以包括GeH4和Ge2H6中的至少一种。所述蚀刻剂可以包括HCl。
在一个实施例中，在所述选择性外延工艺期间，在所述处理室中所述至少一种反应剂前体（即，所述至少一种反应剂前体的全体）与蚀刻剂的摩尔比在4:1到1:5的范围内。所述选择性外延工艺的压力被保持在这样的范围内：该范围为第三单晶半导体材料的不同结晶学表面提供基本相同的生长速率。正如本文中所使用的，如果多个生长速率中的最低生长速率大于所述多个生长速率中的最高生长速率的2/3，则所述多个生长速率基本相同。在一个实施例中，所述蚀刻剂的分压可以在1乇到50乇的范围内，所述至少一种反应剂前体的全体的分压在2乇到20乇的范围内，但也可以采用蚀刻剂和/或所述至少一种反应剂前体的更小和更大的分压。
可以可选地采用至少一种载气。可以用作载气的示例性气体包括但不限于氢气、氮气、氦和氩。处理室内的总压力可以在20乇到200乇的范围内，但也可以采用更小和更大的压力。在所述第二选择性外延工艺期间处理室的温度可以在600℃到900℃的范围内，但也可以采用更低和更高的温度。通过第二选择性外延工艺将半导体壳区域6添加到每条半导体纳米线（2，4，6）。
在一个实施例中，可以控制第二选择性外延工艺的工艺参数，使得形成在半导体鳍2与有刻面的半导体材料部分4的不同相连组合上的半导体壳区域6彼此不接触。该特征可以有利地用于在通过第三单晶半导体材料的选择性外延在半导体鳍2和有刻面的半导体材料部分4的每个相连组合（即，在生长半导体壳区域6之前的半导体纳米线（2，4））上生长半导体壳区域6时，防止包括所述半导体壳区域6的多个半导体纳米线（2，4，6）的电短路。
每条半导体纳米线（2，4，6）位于掩埋绝缘体层120上。半导体纳米线（2，4，6）的所有外表面的主要部分是不平行于或垂直于半导体鳍2与掩埋绝缘体层120之间的水平界面的结晶刻面组。
半导体壳区域6构成位于这样的多个有刻面的半导体材料部分4上的另外多个有刻面的半导体材料部分：所述多个有刻面的半导体材料部分4直接位于半导体鳍2的侧壁上。每个半导体壳区域6与位于同一半导体鳍2上的多个有刻面的半导体材料部分4接触并且横向围绕这些部分4。对于每条半导体纳米线（2，4，6），其中的半导体壳区域6和掩埋绝缘体层120密封半导体鳍2及其上的所述多个有刻面的半导体材料部分4。
参考图7A-7D，可以进行图3A-3D的处理步骤以形成栅极叠层结构（30，31，32，38）。跨过所述多条半导体纳米线（2，4，6）形成栅极叠层结构（30，31，32，38）。栅极叠层结构（30，31，32，38）包括栅极电介质30和栅电极（31，32）的叠层。
参考图8A-8D，可以采用与图4A-4D的处理步骤相同的处理步骤形成栅极间隔物52、源极区（2S，4S，6S）和漏极区（2D，4D，6D）。具体地，可以采用掩蔽的离子注入或采用未掩蔽的离子注入，向半导体纳米线（2，4，6）中进行电气掺杂剂的离子注入。栅极叠层结构（30，31，32，38）用作（一个或多个）注入工艺期间的自对准注入掩膜。每条半导体纳米线的注入部分包括源极区（2S，4S，6S）和漏极区（2D，4D，6D）。源极区（2S，4S，6S）包括鳍式源极部分2S、包含刻面的源极部分4S和壳源极区6S。漏极区（2D，4D）包括鳍式漏极部分2D、包含刻面的漏极部分4D以及壳漏极区域6D。每条半导体纳米线的未注入部分还包括横向接触源极区（2S，4S，6S）和漏极区（2D，4D，6D）的体区（2B，4B）。
每个体区（2B，4B，6B）包括鳍式体部分2B、包含刻面的体部分4B以及壳体区域6B。包括第三单晶半导体材料的壳体区域可以包括场效应晶体管的沟道区。在每条半导体纳米线内，半导体鳍（2S，2D，2B）包括鳍式源极部分2S、鳍式漏极部分2D和鳍式体部分2B；所述多个有刻面的半导体材料部分（4S，4D，4B）包括包含刻面的源极部分4S、包含刻面的漏极部分4D和包含刻面的体部分4B；并且半导体壳区域（6S，6D，6B）包括壳源极区6S、壳漏极区6D和壳体区6B。
在每条半导体纳米线（2S，2D，2B，4S，4D，4B，6S，6D，6B）内，源极区（2S，4S，6S）和漏极区（2D，4D，6D）形成在半导体纳米线（2S，2D，2B，4S，4D，4B，6S，6D，6B）的端部内。在每条半导体纳米线（2S，2D，2B，4S，4D，4B，6S，6D，6B）内，源极区（2S，4S，6S）和漏极区（2D，4D，6D）通过位于栅极叠层结构（30，31，32，38）下方的体区（2B，4B，6B）而彼此横向间隔开。因此，每条半导体纳米线（2S，2D，2B，4S，4D，4B，6S，6D，6B）可以包括位于半导体纳米线（2S，2D，2B，4S，4D，4B，6S，6D，6B）的第一端部的源极区（2S，4S，6S）、位于半导体纳米线（2S，2D，2B，4S，4D，4B，6S，6D，6B）的第二端部并且与所述源极区（2S，4S，6S）横向间隔开的漏极区（2D，4D，6D）、以及横向接触源极区（2S，4S，6S）和漏极区（2D，4D，6D）并且位于所述栅极叠层结构（30，31，32，38）下方的体区（2B，4B，6B）。
参考图9A-9D，可以在所述多条半导体纳米线（2S，2D，2B，4S，4D，4B，6S，6D，6B）以及栅极叠层结构（30，31，32，38）之上形成接触层级电介质材料层90。可以穿过所述接触层级电介质材料层90形成过孔腔，并且可以用接触过孔结构94填充过孔腔。可选地，可以在形成接触过孔结构94之前，通过使金属与第二单晶半导体材料的表面部分反应，在壳源极区域6S和壳漏极区域6D的表面上形成金属半导体合金部分92。本文中明确地预期这样的实施例：其中，栅极叠层结构包括一次性材料，并且被替代栅极材料（包括栅极电介质材料和栅电极材料）替代。
尽管就本公开的优选实施例特别示出和描述了本公开，但是本领域技术人员应当理解，在不脱离本公开的精神和范围的情况下，可以做出前述和其它形式和细节上的变化。除非另外明确公开或者本领域普通技术人员已知不可能，本公开的各种实施例中的每一个可以单独实施，或者可以与本公开的任何其它实施例组合实施。因此本公开旨在不限于所描述和示例的确切形式和细节，而是落入所附权利要求的范围内。

Claims (14)

1.一种半导体结构，包括：
位于绝缘体层上的半导体纳米线，其中所述半导体纳米线的所有外表面的主要部分是不平行于或垂直于所述半导体纳米线与所述绝缘体层之间的水平界面的结晶刻面组；以及
栅极叠层结构，其包括栅极电介质和栅电极的叠层并且跨骑所述半导体纳米线，
其中，所述半导体纳米线包括半导体鳍和位于所述半导体鳍的侧壁上的多个有刻面的半导体材料部分，
其中，所述半导体纳米线还包括半导体壳区域，所述半导体壳区域与所述多个有刻面的半导体材料部分接触并且横向围绕所述多个有刻面的半导体材料部分，
其中，所述半导体壳区域和所述绝缘体层密封所述半导体鳍和所述多个有刻面的半导体材料部分。
2.根据权利要求1所述的半导体结构，其中，所述结晶刻面组是所述多个有刻面的半导体材料部分的有刻面的表面的组。
3.根据权利要求1所述的半导体结构，其中，所述半导体鳍包括第一单晶半导体材料，并且所述多个有刻面的半导体材料部分包括不同于所述第一单晶半导体材料的第二单晶半导体材料。
4.根据权利要求1所述的半导体结构，其中，所述多个有刻面的半导体材料部分处于压应变下或处于张应变下。
5.根据权利要求4所述的半导体结构，其中，所述半导体壳区域处于压应变下或处于张应变下。
6.根据权利要求1所述的半导体结构，其中，所述半导体纳米线包括：
源极区，其位于所述半导体纳米线的第一端部；
漏极区，其位于所述半导体纳米线的第二端部，并且与所述源极区横向间隔开；以及
体区，其横向接触所述源极区和所述漏极区，并且位于所述栅极叠层结构下方。
7.一种半导体结构，包括：
包括绝缘体层的衬底；以及
位于所述绝缘体层的表面上的半导体纳米线，其中所述半导体纳米线的所有外表面的主要部分是不平行于或垂直于所述半导体纳米线与所述绝缘体层之间的水平界面的结晶刻面组，
其中，所述半导体纳米线包括半导体鳍和位于所述半导体鳍的侧壁上的多个有刻面的半导体材料部分，
其中，所述半导体纳米线还包括半导体壳区域，所述半导体壳区域与所述多个有刻面的半导体材料部分接触并且横向围绕所述多个有刻面的半导体材料部分，
其中，所述半导体壳区域和所述绝缘体层密封所述半导体鳍和所述多个有刻面的半导体材料部分。
8.一种形成半导体结构的方法，包括：
在绝缘体层的顶面上形成包括单晶半导体材料的半导体鳍；
形成半导体纳米线，所述半导体纳米线是通过在所述半导体鳍上生长多个有刻面的半导体材料部分直到所述半导体纳米线的所有物理暴露表面变为彼此接触或与一个或多个电介质表面接触的有刻面的表面而形成的；以及
通过在所述半导体纳米线的全部所述物理暴露表面上沉积另外的半导体材料，从所述半导体纳米线的全部所述物理暴露表面生长半导体壳区域，
其中，所述半导体壳区域和所述绝缘体层密封所述半导体鳍和所述多个有刻面的半导体材料部分。
9.根据权利要求8所述的方法，其中，所述半导体鳍包括沿着所述半导体鳍的纵向方向延伸的垂直侧壁对，并且所述多个有刻面的半导体材料部分形成在所述垂直侧壁对的所有表面上。
10.根据权利要求8所述的方法，还包括：跨过所述半导体纳米线形成栅极叠层结构，其中所述栅极叠层结构包括栅极电介质和栅电极的叠层。
11.根据权利要求10所述的方法，还包括：在所述半导体纳米线的端部内形成源极区和漏极区，其中所述源极区和所述漏极区通过位于所述栅极叠层结构下方的体区而彼此横向间隔开。
12.根据权利要求10所述的方法，其中，所述多个有刻面的半导体材料部分处于压应变下或处于张应变下。
13.根据权利要求8所述的方法，其中，采用使得所述另外的半导体材料在与所述有刻面的表面垂直的方向上生长的工艺条件，进行所述半导体壳区域的所述生长。
14.根据权利要求8所述的方法，其中所述半导体壳区域处于压应变下或处于张应变下。
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