CN104022015A - Mim双电容器结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种MIM双电容器结构及其制造方法，在布线层及第一互连金属层之间的层间介质层中刻蚀形成底部暴露部分第一互连金属层的沟槽，并利用金属-绝缘层-金属-绝缘层的叠层结构填充该沟槽，且使布线层中的各金属线分别与该叠层结构中的各个金属层连接，由此形成了MIM双电容器结构，因此，该MIM双电容器结构相对于现有技术节省了所需占用的面积，提高了集成电路的小型化、集成化，并且在制造过程中相对于现有制造工艺减少了刻蚀及光刻的次数，降低了工艺的繁复度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种MIM（Metal-Insulator-Metal，金属-绝缘体-金属）双电容器结构及其制造方法。
背景技术
随着半导体制造工艺的不断改进，半导体集成电路的尺寸也逐渐减小，元件之间的高性能、高密度的连接不仅在单个互连层中互连，而且要在多层之间进行互连。因此，半导体集成电路的器件之间的连接大量采用多层互连结构，多个互连金属层互相堆叠，层间绝缘层置于相邻两层互连金属层其间，然后在层间绝缘层中形成的沟槽和连接孔，并使用导电材料填充沟槽和连接孔以形成连接多层互连金属层的互连导线，并由此构成集成电路的互连结构。
利用上述的集成电路互连结构中的各个金属层和层间绝缘层为构成集成电路所需的电容器提供了必要的元素，借助金属层和层间绝缘层，电容器结构可由金属-绝缘体-金属堆叠而成，因而称之为MIM电容器。MIM电容器广泛应用于混合信号器件及逻辑器件，如模拟数字转换或数字模拟转换电路、射频电路、模拟电路、高功率微处理器以及动态随机存取存储器等器件中，用于电荷的存储和电路匹配。
在实际应用中，集成电路包含的电路结构多种多样，对于电容器而言，背靠背构造的双电容器结构也是组成集成电路的常用器件之一。基于集成电路的互连机构，图1示出了现有技术中形成背靠背的MIM双电容器结构，如图所示，MIM双电容器包括形成于半导体基底（未示出）的互连结构，互连结构包括互连金属层11、12，以及布线层13，布线层13包括相互独立、非电连接的金属线13a、13b、13c；互连金属层11、12以及布线层13之间形成有层间介质层（未标示），互连金属层11、12以及布线层13通过通孔18电连接；其中，在互连金属层12上表面与金属线13a之间形成有由绝缘层14、金属层15构成的叠层，金属层15的上表面通过通孔18a与金属线13a电连接，并由互连金属层12、绝缘层14、金属层15构成电容A；在互连金属层12上表面与金属线13b之间形成有由绝缘层16、金属层17构成的叠层，金属层17上表面通过通孔18b与金属线13b电连接，并由互连金属层12、绝缘层16、金属层17构成电容B；由于电容A与电容B共用互连金属层12作为各自的一个极板，其实际上等效于如图2所示的双电容结构。
现有技术提供的MIM双电容结构在实际生产过程中需要在形成互连金属层12后，在互连金属层12的上表面依次沉积绝缘层、金属层后进行一次光刻和一次刻蚀，以形成构成电容A和电容B的叠层；然后沉积层间介质层覆盖电容A和电容B，再进行一次光刻和一个刻蚀形成通孔18a和18b，并沉积金属填充通孔18a、18b，并于布线层13中形成互连金属层，最后刻蚀互连金属层以构成相互独立、非电接触的金属线13a、13b、13c。在现有的生产流程中需要进行两次光刻三次刻蚀，其工艺相对繁复，并且，基于现有的MIM双电容结构，需占用两个电容面积才能实现，对集成电路的小型化、集成化极为不利。
发明内容
本发明提供了一种MIM双电容器结构及其制造方法，以实现集成电路的小型化、集成化，并简化了生产工艺。
为解决上述问题，本发明提供了一种MIM双电容器结构的制造方法，包括：
提供半导体基底，并于半导体基底上形成第一互连金属层；
在互连金属层上表面形成层间介质层；
刻蚀所述层间介质层，以形成沟槽，所述沟槽底部暴露部分所述第一互连金属层；
在所述层间介质层表面、沟槽侧壁及所述暴露的第一互连金属层表面上依次沉积形成第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层，所述第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层形成叠层结构，且所述叠层结构填充所述沟槽；
执行化学机械研磨，以暴露所述层间介质层表面；
在层间介质层表面及所述叠层结构表面形成第二互连金属层；
在第二互连金属层表面形成图案化光刻胶，并以图案化光刻胶为掩膜刻蚀所述第二互连金属层，以形成包括分别与所述第一金属层、第二金属层和第三金属层连接的第一金属线、第二金属线和第三金属线的布线层。
进一步，采用湿法刻蚀所述层间介质层形成沟槽，以使所述沟槽底部宽度小于沟槽开口宽度。
进一步，所述第一金属层、第二金属层、第三金属层的材料为钨，第一绝缘层、第二绝缘层的材料为聚氧化乙烯。
本发明还提供了一种MIM双电容器结构，包括半导体基底以及依次形成于半导体基底上的第一互连金属层和布线层，所述第一互连金属层和布线层之间设置有层间介质层；其中，
所述MIM双电容器结构还包括设置于所述层间介质层中的沟槽，所述沟槽底部暴露部分所述第一互连金属层，且所述沟槽底部及沟槽侧壁表面上依次形成有第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层，并由所述第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层构成叠层结构，且所述叠层结构填充所述沟槽；
所述布线层包括分别与所述第一金属层、第二金属层和第三金属层连接的第一金属线、第二金属线和第三金属线。
进一步，所述沟槽底部宽度小于沟槽开口宽度。
进一步，所述第一金属层、第二金属层、第三金属层的材料为钨，第一绝缘层、第二绝缘层的材料为聚氧化乙烯。
采用本发明提供的MIM双电容器结构及其制造方法，在布线层及第一互连金属层之间的层间介质层中刻蚀形成底部暴露部分第一互连金属层的沟槽，并利用金属-绝缘层-金属-绝缘层的叠层结构填充该沟槽，且使布线层中的各金属线分别与该叠层结构中的各个金属层连接，由此形成了MIM双电容器结构，因此，该MIM双电容器结构相对于现有技术节省了所需占用的面积，提高了集成电路的小型化、集成化，并且在制造过程中相对于现有制造工艺减少了刻蚀及光刻的次数，降低了工艺的繁复度。
附图说明
图1为现有MIM双电容器结构的结构示意图；
图2为图1中MIM双电容结构的等效电路图；
图3为本发明实施例的MIM双电容器结构制造方法流程图；
图4a～图4d为本发明MIM双电容器结构制造方法一种典型实施例的结构示意图；
图5为本发明实施例的MIM双电容器结构的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
如图1所示，本发明提供了一种MIM双电容器结构的制造方法，包括：
提供半导体基底，并于半导体基底上形成第一互连金属层；
在互连金属层上表面形成层间介质层；
刻蚀所述层间介质层，以形成沟槽，所述沟槽底部暴露部分所述第一互连金属层；
在所述层间介质层表面、沟槽侧壁及所述暴露的第一互连金属层表面上依次沉积形成第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层，由所述第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层构成叠层结构，且所述叠层结构填充所述沟槽；
执行化学机械研磨，以暴露所述层间介质层表面；
在层间介质层表面及所述叠层结构表面形成第二互连金属层；
在第二互连金属层表面形成图案化光刻胶，并以图案化光刻胶为掩膜刻蚀所述第二互连金属层，以形成包括分别与所述第一金属层、第二金属层和第三金属层连接的第一金属线、第二金属线和第三金属线的布线层。
作为本发明提供的制造方法的典型实施例，以下结合附图4a～4c进行详细阐述。
如图4a所示，提供半导体基底（未示出），并于半导体基底上形成第一互连金属层21，在互连金属层21上表面形成层间介质层22；在层间介质层22的上表面形成图案化的光刻胶23，其中，图案化的光刻胶23具有一个暴露层间介质层22的开口。
参照图4b，以图案化的光刻胶23为掩膜，进行刻蚀，以形成一个底部24a暴露部分互连金属层21的沟槽24；作为优选的实施方式，采用湿法刻蚀层间介质层22形成沟槽，基于湿法刻蚀的特性，随着刻蚀深度的增加，刻蚀剂浓度的降低，刻蚀效果也会逐渐变低，会使得沟槽24底部24a宽度小于沟槽24开口宽度，即使得沟槽24的侧壁24b出现倾斜。
如图4c所示并参照图4b，去除图案化的光刻胶23，在层间介质层22表面、沟槽侧壁24b及暴露的第一互连金属层表面24a上依次沉积形成第一金属层25、第一绝缘层26、第二金属层27、第二绝缘层28和第三金属层29；第一金属层25、第一绝缘层26、第二金属层27、第二绝缘层28和第三金属层29构成叠层结构30，且叠层结构30填充沟槽24；作为优选的，第一金属层25、第二金属层27、第三金属层29的材料为钨（W），第一绝缘层26、第二绝缘层28的材料为聚氧化乙烯（PEOX）。
如图4d所示，执行一次化学机械研磨，以去除多余的沉积物，暴露层间介质层22表面，并沉积形成第二互连金属层31。
参照图5，在第二互连金属层31表面形成图案化光刻胶（未示出），并以图案化光刻胶为掩膜刻蚀第二互连金属层31，以形成包括分别与第一金属层25、第二金属层27和第三金属层29连接的第一金属线31a、第二金属线31b和第三金属线31c的布线层，并由此完成MIM双电容器结构的制作。
如上所述，在本发明实施例提供的MIM双电容器结构的制造方法中，相对于现有技术的工艺，其减少了刻蚀和光刻的使用次数，降低了工艺的繁复度，并且由于光刻及刻蚀的成本较高，因为也降低了制造成本。
进一步需要说明的是，作为优选的方案，由于使用了湿法刻蚀层间介质层22以形成沟槽24，构造出沟槽24的倾斜侧壁24b可增大电容器极板的长度，也即增加了电容器极板的面积，提高了电容器的电容能力；再者，构造出倾斜的沟槽24侧壁24b，也可以使得进行后续的叠层结构30的沉积时，沉积的各材料在侧壁24b表面附着更为容易，避免出现均匀性差的问题。
本发明还提供了一种MIM双电容器结构，如图5所示并参照图4a～4d，包括半导体基底（未示出）以及依次形成于半导体基底上的第一互连金属层21和布线层（未标示），第一互连金属层21和布线层之间设置有层间介质层22。
MIM双电容器结构还包括设置于层间介质层22中的沟槽24，沟槽底部24a暴露部分第一互连金属层21，且沟槽底部24a及沟槽侧壁24b表面上依次形成有第一金属层25、第一绝缘层26、第二金属层27、第二绝缘层28和第三金属层29，并由第一金属层25、第一绝缘层26、第二金属层27、第二绝缘层28和第三金属层29构成叠层结构30，且叠层结构30填充沟槽24。
布线层包括分别与第一金属层25、第二金属层27和第三金属层29连接的第一金属线31a、第二金属线31b和第三金属线31c。
在上述的MIM双电容器结构中，第一金属层25、第一绝缘层26和第二金属层27构成了一个MIM电容器，第二金属层27、第二绝缘层28和第三金属层29构成了另一个MIM电容器，其中，第二金属层27作为了两个电容器的公共极板；两根第一金属线31a与第一金属层25连接，两根第二金属线31b与第二金属层27连接，一根第三金属线31c与第三金属层29连接，为双电容器的三个极板提供了电连接，而该MIM双电容器结构的等效电路与图2相同，且该MIM双电容器结构占用集成电路中的面积相对于现有技术大大减少，利于集成电路的小型化和集成化。
进一步的，作为优选的实施例，该MIM双电容器结构中沟槽底部宽度小于沟槽开口宽度，由此构造出大面积的电容极板，有利于提高电容器的性能，适应现今集成电路设计的需要；
进一步的，第一金属层、第二金属层、第三金属层的材料为钨，第一绝缘层、第二绝缘层的材料为聚氧化乙烯。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (6)
1.一种MIM双电容器结构的制造方法，其特征在于，包括：
提供半导体基底，并于半导体基底上形成第一互连金属层；
在互连金属层上表面形成层间介质层；
刻蚀所述层间介质层，以形成沟槽，所述沟槽底部暴露部分所述第一互连金属层；
在所述层间介质层表面、沟槽侧壁及所述暴露的第一互连金属层表面上依次沉积形成第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层，所述第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层形成为叠层结构，且所述叠层结构填充所述沟槽；
执行化学机械研磨，以暴露所述层间介质层表面；
在层间介质层表面及所述叠层结构表面形成第二互连金属层；
在第二互连金属层表面形成图案化光刻胶，并以图案化光刻胶为掩膜刻蚀所述第二互连金属层，以形成包括分别与所述第一金属层、第二金属层和第三金属层连接的第一金属线、第二金属线和第三金属线的布线层。
2.根据权利要求1所述的方法，其特征在于，采用湿法刻蚀所述层间介质层形成沟槽，以使所述沟槽底部宽度小于沟槽开口宽度。
3.根据权利要求2所述的方法，其特征在于，所述第一金属层、第二金属层、第三金属层的材料为钨，第一绝缘层、第二绝缘层的材料为聚氧化乙烯。
4.一种MIM双电容器结构，包括半导体基底以及依次形成于半导体基底上的第一互连金属层和布线层，所述第一互连金属层和布线层之间设置有层间介质层；其特征在于，
所述MIM双电容器结构还包括设置于所述层间介质层中的沟槽，所述沟槽底部暴露部分所述第一互连金属层，且所述沟槽底部及沟槽侧壁表面上依次形成有第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层，并且所述第一金属层、第一绝缘层、第二金属层、第二绝缘层和第三金属层形成为叠层结构，且所述叠层结构填充所述沟槽；
所述布线层包括分别与所述第一金属层、第二金属层和第三金属层连接的第一金属线、第二金属线和第三金属线。
5.根据权利要求4所述的MIM双电容器结构，其特征在于，所述沟槽底部宽度小于沟槽开口宽度。
6.根据权利要求5所述的MIM双电容器结构，其特征在于，所述第一金属层、第二金属层、第三金属层的材料为钨，第一绝缘层、第二绝缘层的材料为聚氧化乙烯。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140903 |