CN103984667A - 用于对准集成电路上的时钟信号的方法和设备 - Google Patents

Abstract

本发明涉及用于对准集成电路上的时钟信号的方法和设备。一种对准在集成电路上的多个收发器通道中的时钟信号的方法，该方法可以包括：基于从主收发器通道接收的主时钟信号来调整在从收发器通道处的从时钟信号。从收发器通道中的时钟产生电路和/或延迟电路可以用于调整所述从时钟信号以产生中间从时钟信号。可以基于在所述主收发器通道接收的中间从时钟信号来调整主时钟信号以获得总调整值。基于在所述主收发器通道做出的总调整在从收发器通道可以进一步调整中间从时钟信号的相位。

Description

用于对准集成电路上的时钟信号的方法和设备

本申请要求2013年1月16日提交的美国专利申请No.13/742,775的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及对准时钟信号的方法和设备，更具体地，涉及对准集成电路上的时钟信号的方法和设备。

背景技术

集成电路器件，诸如现场可编程门阵列（FPGA）、专用集成电路（ASIC）等可以用于实现各种功能。例如，FPGA器件可以被配置为基于不同用户设计执行各种用户功能。可以在各种不同系统（例如，通信系统）中使用集成电路器件。

集成电路器件可以包括支持多种协议的多个输入-输出元件。作为示例，集成电路器件可以包括高速收发器（发送器和接收器）通道，其可以用于与连接到该器件的其它部件或者电路通信。集成电路器件上的收发器通道通常支持多个不同的输入-输出协议。

很多多通路高速串行接口协议（例如，Interlaken,PCIExpress,XAUI）可以对具体接口中的任何两个发送通道之间存在的数据偏斜的量施加要求。为了确保不同通道之间的正确同步，可以使用电路来使偏斜最小化。这种电路可以用于“接合”收发器通道（例如，以减少每对收发器通道之间的偏斜）。

一般地，用于收发器通道接合的常规技术带来若干限制和折中（例如，对支持的数据率、可被接合的通道的数量、通道的位置等的限制）。为了克服一些限制和折中，集成电路器件通常包括支持多个不同接合方法的电路。然而，包括这些类型的接合电路的需要导致附加的硅面积开销并且可能增大设计复杂度（即，需要更长的验证时间）。

发明内容

提供用于动态地最小化高速串行接口中的多个输入-输出元件（例如收发器通道）之间的偏斜的电路和技术。本发明的实施方式可以包括将多个收发器通道接合到一起的电路和技术。

应理解的是可以按照多种方式诸如过程、设备、系统或者装置来实现本发明。下面描述本发明的几个发明实施方式。

一种对准在集成电路上的多个收发器通道中的时钟信号的方法，该方法可以包括：基于主时钟信号的相位调整从时钟信号的相位以产生中间从时钟信号。可以从主收发器通道接收主时钟通道。随后，可以基于由从收发器通道产生的中间从时钟信号的相位调整主时钟信号的相位。基于进行的调整获得总调整值，并且基于所获得的总调整值可以在从收发器通道进一步调整中间从时钟信号的相位。经调整的从时钟信号可以由丛收发器通道产生。

校准集成电路中的时钟信号的方法可以包括：在不同收发器通道电路接收时钟信号并且调整接收的时钟信号。作为示例，具有第一时钟信号的第一收发器通道电路可以从第二收发器通道电路接收第二时钟信号。第一收发器通道电路可以包括时钟产生电路。时钟产生电路可以基于在所述第一收发器通道电路接收的所述第二时钟信号的相位调整所述第一时钟信号的相位。在一个实施方式中，第一收发器通道电路可以进一步包括延迟电路。利用延迟电路基于预定偏置值可以调整第一时钟信号的相位以对准所述第二收发器通道电路处的所述第二时钟信号的相位。

集成电路可以包括具有可操作以输出通道时钟信号的时钟电路的收发器通道电路。所述集成电路可以还包括：相位检测器电路，其可操作以将通道时钟信号与基准时钟信号比较以响应于所述通道时钟信号和所述基准时钟信号之间的所述比较产生相位输出信号。所述集成电路还可以包括：延迟电路，其可操作以接收所述通道时钟信号和所述相位输出信号以基于所述通道时钟信号和控制信号产生延迟的通道时钟信号。

附图说明

图1是根据本发明的一个实施方式的示例性的集成电路的框图。

图2A示出根据本发明的一个实施方式的以接合的配置而耦合的两个示例性串行器。

图2B示出根据本发明的一个实施方式的示例性时钟产生缓冲电路。

图3A示出根据本发明的一个实施方式的具有校准电路的示例性的接合的收发器通道电路。

图3B示出描绘根据本发明的一个实施方式的从时钟信号和主时钟信号的不同阶段的示例性的波形。

图4示出根据本发明的一个实施方式的用于在集成电路中校准时钟信号的示例性步骤。

图5A示出根据本发明的一个实施方式的具有校准电路的例示性的收发器通道电路。

图5B示出根据本发明的另一个实施方式的示例性的收发器通道。

图6A描绘根据本发明的一个实施方式的一起处于“上接合”配置中的两个示例性收发器通道。

图6B示出描绘根据本发明的一个实施方式的一起处于“上接合”配置中的两个收发器通道的从时钟信号和主时钟信号的示例性波形。

图7A示出根据本发明的一个实施方式的处于“下接合”配置的示例性收发器通道。

图7B示出描绘根据本发明的一个实施方式的处于“下接合”配置的两个收发器通道的从时钟信号和主时钟信号以及所得到的被施加传播延迟补偿的经调整的从时钟输出的示例性波形。

图8是根据本发明的一个实施方式的用于集成电路中对准时钟信号的示例性步骤的流程图。

具体实施方式

此处提供的实施方式包括用于在集成电路（IC）中同步时钟信号（例如，不同输入-输出通道之间的时钟信号）的电路和技术。

在没有一些或者全部这些具体细节的情况下可以实现本示例性实施方式对于本领域技术人员是显而易见的。在其它示例中，没有详细描述公知操作以免不必要地使本实施方式不清楚。

诸如现场可编程门阵列（FPGA）器件这样的IC器件通常包括高速输入-输出电路，其包括收发器通道等。图1旨在例示并且不旨在限制，其示出可以实现本发明的实施方式的IC100的简化框图。一般地，诸如IC100的IC器件包括核心逻辑区域115和输入-输出元件110。其它辅助电路，诸如用于时钟产生和定时的锁相环（PLL）125可以位于核心逻辑区域115的外部（例如，在IC100的角落并且邻近输入-输出元件110）或者在集成电路100上的其它位置。

核心逻辑区域115可以被逻辑单元填充，逻辑单元可以包括“逻辑元件”（LE）117以及其它电路。LE117可以包括基于查找表的逻辑区域并且可以被分组为“逻辑阵列块”（LAB）。LE117和LE或者LAB的组可以被配置为执行用户期望的逻辑功能。加载到配置存储器中的配置数据可以用于产生用于配置LE117和LE和LAB的组执行期望逻辑功能的控制信号。在输入-输出元件110从外部电路接收的信号可以被从输入-输出元件110路由到核心逻辑区域115和IC100上的其它逻辑块。核心逻辑区域115和IC100上的其它逻辑块可以基于接收的信号执行功能。

信号可以从核心逻辑区域115和IC100的其它有关逻辑块发送到通过输入-输出元件110可以连接到IC100的其它外部电路或者部件。单个器件例如IC100可以潜在地支持多种不同接口，并且每个单独输入-输出组110可以利用不同接口或者协议（例如，高速串行接口协议）支持不同的输入-输出标准。

在图1的实施方式中，输入-输出元件110可以包括输入-输出缓冲器和将IC100连接到其它外部部件的高速发送器/接收器电路。收发器通道可以一般被划分为两个块（图1中未示出）。收发器通道可以例如包括物理编码子层（PCS）块和物理介质附接（PMA）块。PCS块是位于器件的核心区域（例如，核心区域115）和PMA块之间的块。PCS可以包括解码器、编码器、对准电路、以及诸如先入先出（FIFO）块的寄存器等。PMA块通常将IC器件（例如，IC100）连接到通道，产生要求的时钟，并且将数据从并行转换为串行（以及从串行到并行）。

因此，在收发器通道中，PMA发送器块中可以包括串行器。串行器可以接收并行数据字并且对数据串行化以便在较高的串行数据率传输。作为示例，并行数据字可以由并行时钟锁存到串行器中，并且由串行时钟（例如，与并行时钟相比通常呈现较高频率的时钟信号）移出串行器。

多个收发器通道，或者更具体地，不同收发器通道中的串行器可以以接合配置耦合在一起。图2A示出根据本发明的一个实施方式的以接合配置配对到一起的两个串行器250A和250B。应理解的是尽管示出了仅仅两个串行器，但是在本发明中，更多的串行器可以接合到一起。在图2A的实施方式中，串行器250A和250B分别经由相位补偿FIFO220A和220B从逻辑块210分别接收数据字215A和215B。逻辑块210可以是在集成电路的核心区域（例如图1的核心区域115）中实现的协议接口逻辑块。相位补偿FIFO220A和220B可以是位于集成电路的核心区域和PMA块之间的PCS块的一部分。

在图2A的实施方式中，串行器250A和250B可以是PMA块的一部分。如上所述，串行器250A和250B可以将较低速的并行信号转换为高速串行信号。在图2A的实施方式中，相位补偿FIFO220A和220B接收系统时钟信号208和相应的并行时钟信号218A和218B。应理解的是每个收发器通道可以包括专用相位补偿FIFO（例如，相位补偿FIFO220A和220B），其将系统时钟域和收发器通道时钟域之间可能存在的相位变化解耦合。

数据字215A和215B从系统时钟域传递到针对各收发器的相应的并行时钟域。数据字215A和215B接着从各收发器的并行时钟域被发送到相应的串行器250A和250B用于串行传送。专用电路（在图2A中由接合电路总线225表示）可以用于确保针对每个收发器通道的相位补偿FIFO（例如，220A和220B）的读取侧被同时释放，使得数据字215A和215B被从相位补偿FIFO220A和220B同时去除（或者至少相对同时，具有最少可能的偏斜量）。

在一个实施方式中，接合控制电路（作为耦合在相位补偿FIFO220A和220B之间的接合电路总线225示出）可以要求在接合的收发器通道之间传递握手信号以确保相位补偿FIFO220A和220B完全同步（例如，当FIFO220A和220B中的逻辑电平的过渡基本上同时发生或者过渡与公共时钟信号的逻辑电平的变化紧密相关时）。在没有该电路的情况下，相位补偿FIFO220A和220B可以潜在地结束于不同的状态，并且当数据字215A和215B被发送到相应的串行器250A和250B时可以存在数据偏斜。

应理解的是PMA块中的串行器250A和250B将从PCS块接收的并行数据字215A和215B串行化，并且分别发送并行数据字作为输出252A和252B。在图2A的实施方式中，串行器250A和250B由相应的并行时钟信号218A和218B和相应的串行时钟信号248A和248B定时钟。应理解的是每个收发器通道可以包括其自身的时钟产生电路（图2A中未示出）以产生其自身的串行时钟信号和并行时钟信号。

因此，并行时钟信号（例如，218A和218B）和串行时钟信号（248A和248B）可以由它们的相应时钟产生缓冲电路产生（以下将参照图2B描述其细节）。偏斜（或者更具体地，串行时钟偏斜）可以出现在串行器250A和250B之间，因为时钟信号218A和218B可以在不同时间到达相应串行器。在并行时钟信号218A和218B之间还可以存在并行时钟偏斜，并且在并行数据字215A和215B之间存在并行数据偏斜。然而，相比于相位补偿FIFO220A和220B之间的并行时钟偏斜和并行数据偏斜，串行器250A和250B之间的串行时钟偏斜可以相对不明显。

图2B示出根据本发明的一个实施方式的例示性时钟产生缓冲电路260。时钟产生缓冲电路260可以从时钟源，诸如来自PLL电路265的pll_clock267接收高频率时钟以及复位信号（例如，复位270）。时钟产生缓冲电路260还可以包括多个除法器电路，诸如除法器电路275A和275B。

除法器电路275A划分输入时钟信号（在此情况下为pll_clock267）以产生高频率串行时钟信号（例如，serial_clock248），并且除法器电路275B进一步划分输入时钟信号以产生低频率并行时钟（例如，parallel_clock218）。应理解的是各收发器通道可以具有其自身的时钟产生缓冲电路，诸如时钟产生缓冲电路260，以允许各通道以非接合配置单独运行。然而，在接合配置中，当各通道产生其自身的分频的时钟时，在多个通道上的时钟之间会发生时钟偏斜。因而，可以需要校准以最小化多个接合的收发器通道之间的偏斜（例如，减小图2A的相位补偿FIFO220A和220B之间的数据偏斜的校准）。

图3A示出根据本发明的一个实施方式的具有校准电路的例示性的接合的收发器通道电路300。收发器通道310A和310B以图3A的实施方式中的接合配置耦合到一起。收发器通道可以包括时钟产生缓冲电路、相位检测器电路和延迟电路等。作为示例，收发器通道310A包括其自身的时钟产生缓冲电路260A、相位检测器电路305A和延迟电路306A。时钟产生缓冲电路260A可以产生用于收发器通道310A（和串行器309A）的并行时钟信号（例如，parallel_clock218A），并且时钟产生缓冲电路260B可以产生用于收发器通道310B（和串行器309B）的另一个并行时钟信号（例如，parallel_clock218B）。

在接合的收发器通道电路300中，收发器通道310A可以是从收发器通道，并且收发器通道310B可以是主收发器通道。因此，在收发器通道318B的并行时钟信号（例如，delayed_parallel_clock308B）可以是从主收发器通道（例如，收发器通道310B）发送到从收发器通道（例如，收发器通道310A）的主时钟信号以校准从收发器通道处的从时钟信号。

作为示例，时钟产生缓冲电路260B可以产生并行时钟信号，parallel_clock信号218B。延迟电路306B可以接收parallel_clock信号218B，并且可操作以按照需要延迟parallel_clock信号218B。例如，在校准之前，parallel_clock信号218B可以从延迟电路306B被发送作为delayed_parallel_clock信号308B，而没有对时钟信号（例如，parallel_clock信号218B）施加的任何实际延迟。在图3A的实施方式中，delayed_parallel_clock信号308B可以从主收发器通道310B发送到从收发器通道310A的相位检测器电路305A。相位检测器电路305A将delayed_parallel_clock信号308B和delayed_parallel_clock信号308A作比较以确定delayed_parallel_clock信号308A需要的调整的程度。相位检测器电路305A可以基于在从收发器通道310A接收到的delayed_parallel_clock信号308B接着产生控制信号(例如，phase_out信号302A)以调整从时钟信号(在此情况下，是delayed_parallel_clock信号308A)的相位。

在图3A的实施方式中，相位检测器电路305A产生并且发送phase_out信号302A到校准逻辑320A。校准逻辑320A可以产生另一个控制信号clock_slip信号322A，以调整从时钟信号(例如，以调整parallel_clock信号218A)。在一个实施方式中，clock_slip信号322A可以延迟由时钟产生缓冲电路260A产生的从时钟信号达至少一个时钟周期，以调整从时钟信号(例如，parallel_clock信号218A)的相位。

在一个实施方式中，在此阶段对在从收发器通道310A的从时钟信号进行的调整(例如，基于来自相位检测器电路305A的phase_out信号302A的调整)可以被称为粗粒度调整。来自时钟产生缓冲电路260A的经调整的从时钟信号(例如，parallel_clock信号218A)可以由延迟电路306A进一步调整。在一个实施方式中，校准逻辑320A可以输出另一个控制信号(例如，delay_control信号324A)并且延迟电路306A可以基于从校准逻辑320A接收的控制信号调整parallel_clock信号218A。由延迟电路306A做出的调整可以被称为细粒度调整，并且得到的信号可以被称为细调谐的时钟信号。与粗粒度调整相比，细粒度调整是更精确的调整。例如，与粗粒度调整相比，细粒度调整可以允许做出相对更小的增量的延迟调整。

延迟电路306A可以接着产生中间从时钟信号，诸如delayed_parallel_clock信号308A。在一个实施方式中，可以基于预定偏置值随后调整中间从时钟信号。作为示例，可以在器件的特征化期间获得该预定偏置值。在中间从时钟信号以预定偏置值移位之后，在从收发器通道310A处的从时钟信号可以因而与主收发器通道310B处的主时钟信号对准。

对准的从时钟信号（在此情况下，是delayed_parallel_clock信号308A）可以在从收发器通道310A从延迟电路306A发送作为输出。在一个实施方式中，对准的从时钟信号可以通过接合控制电路225A发送到另一个收发器通道中的相位补偿FIFO，以确保相位补偿FIFO（例如，图2A的相位补偿FIFO220A和220B）被适当同步。应理解的是为了减少接合的通道之间的偏斜，来自相应的收发器通道（例如，收发器通道310A和310B）处的相位补偿FIFO（图3A的实施方式中未示出）的并行数据可能需要在几乎相同时间到达相应的串行器（例如，串行器309A和309B）。

如图3A所示，串行器309A从时钟产生缓冲电路260A接收parallel_clock信号218A。因此，串行器309A可以从时钟产生缓冲电路260A接收经调整的从时钟信号（例如，parallel_clock信号218A），而不是从延迟电路306A接收经细调谐的时钟信号（例如，delayed_parallel_clock信号308A）。然而，应理解的是在本发明中串行器309A（或者309B）可以从延迟电路306A（或者306B）接收经细调谐的时钟信号（例如，delayed_parallel_clock信号218A或者218B）或者从时钟产生缓冲电路260A（或者260B）接收经调整的从时钟信号。

应理解的是收发器通道310B中的电路元件（例如，时钟产生缓冲电路206B、相位检测器电路305B、延迟电路206B、串行器309B、接合控制电路225B、校准逻辑320B等）可以类似于在收发器通道310A中的它们相应的电路元件来操作，并且因此，为了简洁，在此不再详细描述这些电路元件的功能。例如，收发器通道310B可以从另一个收发器通道（图3A中未示出）接收校准时钟信号308C，并且相位检测器电路305B可以将由时钟产生缓冲电路260B产生的时钟信号（例如，parallel_clock信号218B）和时钟信号308C之间的相位差进行比较，并且输出控制信号phase_out302B到校准逻辑320B。校准逻辑320B接着可以产生delay_control信号324B和clock_slip信号322B以根据从其它收发器通道接收到的时钟信号308C调谐在收发器通道310B的时钟信号（即，由时钟产生缓冲电路260B产生的parallel_clock信号218B）。

图3B示出描绘根据本发明的一个实施方式的从时钟信号和主时钟信号的不同阶段的例示性的波形。波形391可以表示在图3A的收发器通道310A处的从时钟信号308A的初始相位，并且波形392可以表示在图3A的收发器通道310B处的主时钟信号308B的初始相位。如图3B的实施方式中所示，主时钟信号308B的第一上升沿可以对应于时间T1。

波形392B描绘在从收发器通道接收的主时钟信号308B。应理解的是当主时钟信号308B发送到从收发器通道（例如，图3A的310A）时可以存在一些传播延迟，并且因此，在从收发器通道接收的主时钟信号308B的第一上升沿可以对应于时间T2（例如，在时间T1之后的时间）。因此，可以根据接收到的主时钟信号308B的相位来调整在从收发器通道处的从时钟信号（例如，在图3A的收发器通道310A处的parallel_clock信号218A）。在图3A的实施方式中，相位检测器电路305A输出phase_out信号302A到校准逻辑320A，并且接着控制clock_slip信号322A以调整由时钟产生缓冲电路260A产生的时钟信号的相位。

波形393表示根据在从收发器通道接收的主时钟信号308B而调整的中间调整的从时钟信号。如波形392B和393所示，中间调整的从时钟信号的边沿可以与接收到的主时钟信号的边沿对准（例如，中间调整的时钟信号的第一上升沿对应于在时间T2的接收到的主时钟信号的第一上升沿）。

还可以利用预定偏置值调整从时钟信号308A，使得经调整的从时钟信号的边沿可以与主收发器通道处的主时钟信号308B的边沿对准。如图3B的波形394所示，（在从收发器通道处）最终调整的从时钟信号308A的第一上升沿与时间T1的（在主收发器通道）主时钟信号308B的第一上升沿对准。

图4示出根据本发明的一个实施方式的用于校准集成电路中时钟信号的例示性方法400。在步骤410，主时钟信号可以从主通道被路由到从通道。在步骤420，可以根据在从通道接收的主时钟信号调整在从通道处的从时钟信号。在一个实施方式中，经调整的从时钟信号可以由图3B的波形393表示。在步骤430，利用预定偏置值可以进一步调整从时钟信号。作为示例，可以在集成电路的特征化期间获得该预定偏置值，并且该预定偏置值可以作为偏置值存储在集成电路中。最终调整的从时钟信号可以类似于如图3B的波形394表示的经调整的从时钟信号（其中经调整的从时钟信号的边沿可以与主通道处的主时钟信号的边沿对准）。

图5A示出根据本发明的一个实施方式的具有校准电路的例示性的收发器通道电路500A。应理解的是收发器通道电路500A与图3A的收发器通道310A和310B具有类似性。因此，为了简洁，以上已经描述的信号和元件（例如，时钟产生缓冲电路260、校准逻辑320、相位检测器电路305、串行器309、延迟电路306等）将不再次详细描述。

在图5A的实施方式中，收发器通道电路500A包括多个选择器电路，即，选择器电路510A-510C。各选择器电路510A-510C可以是双输入复用电路，其可以被配置为路由不同的时钟信号到收发器通道电路500A或者从收发器通道电路500A路由不同的时钟信号（其细节在图6A和图7A示出）。例如，如图5A所示，复用电路510A可以从顶部收发器通道（未示出）接收输入信号504和从底部收发器通道（未示出）接收另一个输入信号502。

在一个实施方式中，输入信号504和502可以是来自相邻收发器通道的时钟信号。因此，复用电路510A可以选择性地耦合时钟信号（来自顶部收发器通道或者底部收发器通道）到相位检测器电路305。因此，如上所述，相位检测器电路305可以将所选择的时钟信号（例如，输入信号504或者502）的相位与收发器通道500A处的时钟信号（例如，delayed_parallel_clock信号308）比较。

在图5A的实施方式中，复用电路510B可以接收在收发器通道500A处的时钟信号（例如，delayed_parallel_clock信号308）以及从不同收发器通道（例如，底部相邻收发器通道）接收时钟信号502。复用电路510B可以接着选择性地发送这两个时钟信号中的任一个作为到另一个收发器通道（例如，顶部相邻收发器通道）的输出512。类似地，复用电路510C可以接收在收发器通道500A处的时钟信号（例如，delayed_parallel_clock信号308）和从不同收发器通道（例如，顶部相邻收发器通道）接收另一个时钟信号504，并且选择性地发送这两个时钟信号中的任一个作为到另一个收发器通道（例如，底部相邻收发器通道）的输出514。应理解的是类似于收发器通道500A的多个收发器通道可以耦合到一起。每个收发器通道还可以包括复用电路，诸如复用电路510A-510C，其可以应用于路由信号或者时钟信号从一个收发器通道到另一个。

图5B示出根据本发明的另一个实施方式的例示性的收发器通道500B。应理解的是收发器通道500B与图5A的收发器通道500A具有类似性，并且因此，为了简洁，已经描述的元件（例如，复用电路510A-510C等）将不再重复。在图5B的实施方式中，由时钟产生缓冲电路260产生的parallel_clock信号218可以不直接发送到串行器309。取而代之的是，串行器309从延迟电路306接收延迟的时钟信号（例如，delayed_parallel_clock信号308）。发送延迟的时钟信号到串行器309可以允许串行器309的细粒度控制。在一个实施方式中，串行器309可以包括相位内插器（未示出）以进一步调整延迟的时钟信号的相位。

图6A描绘根据本发明的一个实施方式的耦合到一起的收发器通道（例如，收发器通道610A和610B）。应理解的是收发器通道610A和610B可以类似于图5A的收发器通道500A。然而，尽管图6A未示出，还应理解的是图5B的收发器通道500B还可以用于这个情况（例如，多个收发器通道500B可以耦合到一起）。在一个实施方式中，收发器通道610A可以是从收发器通道，其从主收发器通道（例如，收发器通道610B）接收校准时钟信号。这可以被称为“上接合”，因为收发器通道610B，如图6A所示，可以是在收发器通道610A的底部的收发器通道。图6A的虚线示出从收发器通道610B发送到收发器通道610A的时钟信号的“上接合”路径。

复用电路510A可以被配置为从收发器通道610B选择和发送时钟信号到收发器通道610A。因此，收发器通道610B中的复用电路510Y可以被配置为在收发器通道610B发送时钟信号（例如，delayed_parallel_clock信号308B）到收发器通道610A。应理解的是尽管复用电路510Y被示出从收发器通道610B发送时钟信号delayed_parallel_clock信号308B，但是复用电路510Y可以被配置为使得来自另一个收发器通道的另一个时钟信号502B可以作为校准时钟信号发送到收发器通道610A。

在图6A的实施方式中，基于来自收发器通道610B的主时钟信号（例如，delayed_parallel_clock信号308B），在收发器通道610A的从时钟信号（例如，delayed_parallel_clock时钟308A）可以被调整或者校准。相位检测器电路305A可以将收发器通道610A处的从时钟信号的相位与接收到的主时钟信号308B的相位比较。如上所述，相位检测器电路305A可以输出phase_out信号302A到校准逻辑320A，使得校准逻辑320A可以产生控制信号（例如，clock_slip322A）以延迟或者调整由时钟产生缓冲电路260A产生的时钟信号（parallel_clock218A）。接着，时钟信号可以被延迟电路306A进一步调整。

图6B示出描绘根据本发明的一个实施方式的耦合到一起的两个收发器通道的从时钟信号和主时钟信号的例示性波形。波形描绘主时钟信号308B何时到达从收发器通道（例如，收发器通道610A）并且根据接收的主时钟信号308B如何调整从时钟信号308A。波形650A示出在任何调整之前的在从收发器通道（例如，收发器通道610A）的从时钟信号308A，并且波形660A示出在主收发器通道（例如，收发器通道610B）的主时钟信号308B。

在图6A的实施方式中，在主时钟信号308B通过复用电路510Y和510A被路由到从收发器通道610A时，可以存在传播延迟。波形660B示出具有传播延迟的在从收发器通道（例如，从发器通道610A）接收的的主时钟信号308B。如从波形660B可见，在从收发器通道处接收的主时钟信号308B与在主收发器通道处的主时钟信号308B相比可以略微延迟。例如，如波形660A所示，在主收发器通道的主时钟信号308B的第一上升沿在时间T1发生，而在从收发器通道接收的主时钟信号308B的第一上升沿在时间T1之后发生（例如，在时间T2）。因此，随后可以基于接收到的主时钟信号308B调整从时钟信号308A。

波形650B示出在从收发器通道的得到的中间调整的从时钟信号308A。可以调整从时钟信号308A使得其边沿与在从收发器通道接收的主时钟信号308B的边沿对准。在图6B的实施方式中，相应的主时钟信号和从时钟信号的第一上升沿在时间T2对准（如波形660B和650B所示）。应理解的是可以响应于由图6A的相位检测器电路305A做出的两个时钟信号（主时钟信号308B和从时钟信号308A）之间的比较来做出这种调整。

为了完全地将从时钟信号与主时钟信号校准，中间调整的从时钟信号308A（如波形650B表示）可以需要进一步校准，使得在从收发器通道和主收发器通道的时钟信号彼此对准。图7A示出根据本发明的一个实施方式的处于“下接合”配置的例示性收发器通道610A和610B，以及具有传播延迟补偿的得到的经调整的从时钟输出。在此示例中，和前面一样，收发器通道610A可以是从收发器通道，并且收发器通道610B可以是主收发器通道。因此，图7A的虚线示出由收发器通道610A发送到收发器通道610B的时钟信号的“下接合”路径。

如图7A中的虚线所示，从时钟信号（例如，delayed_parallel_clock信号308A）通过复用电路510C由收发器通道610A路由到收发器通道610B。因此，收发器通道610B处的复用电路510X可以被配置为将从时钟信号308A由收发器通道610A作为输入路由到相位检测器电路305B。可以接着根据接收到的从时钟信号调整在收发器通道610B处的主时钟信号。

作为示例，相位检测器电路305B可以将收发器通道610B处的主时钟信号308B的相位与接收到的从时钟信号308A的相位比较。相位检测器电路305B可以接着输出phase_out信号302B到校准逻辑320B，使得校准逻辑320B可以产生控制信号（例如，clock_slip322B）以延迟或者调整由时钟产生缓冲电路260B产生的主时钟信号（例如，parallel_clock218B）。在一个实施方式中，主时钟信号被调整使得主时钟信号的边沿与在主收发器通道610B接收的从时钟信号308A的边沿对准。基于这个调整，在从收发器通道610A处的从时钟信号可以进一步被调整，使得它与主收发器通道610B处的主时钟信号完全对准（将通过图8的方法800说明其细节）。在一个实施方式中，可以还基于在集成电路的特征化期间获得的预定偏置值调整在从收发器通道610A处的从时钟信号。

应理解的是尽管图6A和图7A的实施方式中仅仅示出了两个收发器通道610A和610B，但是在该发明中更多的收发器通道可以耦合到一起并且被校准。例如，复用电路510B被配置为路由时钟信号从收发器通道610A或610B二者之一到收发器通道610A上方的另一个收发器通道（未示出）。类似地，在收发器通道610B处的复用电路510Z可以被配置为路由时钟信号从收发器通道610A或者610B二者之一到收发器通道610B下方的另一个收发器通道（未示出）。

还应理解的是尽管相邻的收发器通道610A和610B分别以图6A和图7A中的“上接合”和“下接合”配置示出，但是在本发明中，非相邻收发器通道还可以耦合到一起。作为示例，复用电路570Y可以被配置使得来自另一个收发器通道（未示出）的时钟信号502B被发送到收发器通道610A。因此，依赖于各收发器通道处的各个复用电路（例如，510A-510C和510C-510Z）如何配置，来自一个收发器通道的时钟信号可以被路由到集成电路中的任何其它收发器通道。

图7B示出描绘根据本发明的一个实施方式的处于“下接合”配置的两个收发器通道的从时钟信号和主时钟信号的例示性波形。波形650B示出在利用收发器通道610B的“上接合”进行调整之后（如图6A的实施方式中所示），具有在时间T2的第一上升沿的中间调整的从时钟信号308A。为了进一步校准在全部接合的收发器通道（例如，收发器通道610A和610B两者）的时钟信号，中间调整的从时钟信号308A被路由到主收发器通道（如图7A中的“下接合”配置所示）。

波形650C描绘由主收发器通道（例如，图7A的收发器通道610B）接收的中间调整的从时钟信号308A。应理解的是随着中间调整的从时钟信号308A被路由到主收发器通道，可以存在传播延迟。因此，与在从收发器通道处的相同时钟信号308A（如波形650B所示）相比，在主收发器通道接收到的中间调整的从时钟信号308A的第一上升沿在略微之后的时间（例如，时间T3）发生。

波形660A描绘在任何调整之前的在主收发器通道的主时钟信号308B。随着主收发器通道自从收发器通道接收中间调整的从时钟信号308A，在主收发器通道的主时钟信号308B可以被因此调整。波形660C示出调整的主时钟信号308B的结果。从波形660C的可见，在主收发器的主时钟308B被调节使得其边沿与在主收发器通道接收的中间从时钟信号308A的边沿对准。如图7B所示，相应的主时钟信号和从时钟信号的第一上升沿在时间T3对准（如波形650C和660C所示）。对在主收发器通道处的主时钟信号进行的总调整（例如，将主时钟信号的第一上升沿从时间T1移位到时间T3）可以接着用于进一步调整在从收发器通道的从时钟信号308A。

在一个实施方式中，在这个阶段对主时钟信号进行的总调整已知为针对由主时钟信号308B通过将主时钟信号308B路由到从收发器通道并且返回主反射器通道针而进行的“往返”的总传播延迟。因而，在这个阶段，基于对主时钟信号308B进行的总调整的一半（假设主收发器通道和从收发器通道之间的传播延迟是对称的），中间调整的从时钟信号308A可以被移回（例如，向左移位），以将从时钟信号308A与主时钟信号308B完全对准。在另一个实施方式中，从主收发器通道到从收发器通道并且返回的传播延迟可以不对称。在此情景下，基于预定偏置值（或者存储在集成电路上的相关特征信息）可以进一步调整中间调整的从时钟信号308A。波形650D描绘在从收发器通道的最终调整的从时钟信号308A。

如图7B所示，在“上接合”阶段之后，中间调整的从时钟信号308A的第一上升沿可以在时间T2（如波形650B所示）。在这个示例中，基于在主收发器通道接收的中间调整的从时钟信号308A对主收发器通道的主时钟信号308B进行的总调整是T3-T1（如波形660A和660C所示）。因而，需要对在从收发器通道的中间调整的从时钟信号308A进行的最终调整可以通过将对主时钟信号308B进行的总调整除以二（例如，T3和T1之间的差的一半）来获得。应理解的是在获得要求的总调整之后，在主收发器通道处的主时钟信号308B返回到其预调整状态。

在图7B的实施方式中，如波形650D所示，在从收发器通道的最终调整的从时钟信号308A可以与在主收发器通道的主时钟信号308B完全对准（在任何调整之前，如波形660A所表示）。在两个收发器通道（例如，如图6A和图7A所示的收发器通道610A和610B）的“上接合”和“下接合”之后，在相应从收发器通道和主收发器通道处的从时钟信号和主时钟信号可以因而完全对准。

图8示出根据本发明的一个实施方式的用于集成电路中对准时钟信号的例示性方法800。在步骤810，主时钟信号由主通道路由到从通道。在步骤820，可以根据主时钟信号调整在从通道的从时钟信号。在图6A的实施方式中，来自收发器通道610B的主时钟信号被路由到收发器通道610A，并且在收发器通道610A的从时钟信号随后根据接收到的主时钟信号被调整。

在步骤830，从时钟信号接着被由从通道路由到主通道。接着根据接收到的从时钟信号调整在主通道处的主时钟信号。图7A的实施方式中的虚线示出将从时钟信号路由到主收发器通道610B。如上所述，根据被路由到从收发器通道的主时钟信号，在此阶段在从收发器通道的从时钟信号可以已经被调整。可以根据在主收发器通道接收的中间调整的从时钟信号（如图7B的波形650C所示）来调整在此阶段在主通道的主时钟信号。

在步骤850在主时钟信号返回到其预调整状态之前，在此阶段对主时钟信号的总调整可以被记录。在图7B的实施方式中，波形660A示出在其预调整状态的主时钟信号。在步骤860，接着基于对主收发器通道的主时钟信号进行的先前调整（在步骤840记录）来调整在从通道的从时钟信号。在一个实施方式中，从时钟信号移回达对主时钟信号进行的总调整的一半，使得在从收发器通道处的从时钟信号可以与在主收发器通道处的主时钟信号对准。图7B的波形650A和650D可以分别表示在主收发器通道处的主时钟信号和在从收发器通道处的最终调整的从时钟信号。

至此，关于可编程逻辑电路描述了实施方式。此处描述的该方法和设备可以合并在任何合适的电路中。例如，该方法和设备还可以被并入多种类型的装置中，诸如微处理器或者其它集成电路。示例集成电路举例而言包括可编程阵列逻辑（PAL）、可编程逻辑阵列（PLA）、现场可编程逻辑阵列（FPLA）、电可编程逻辑器件（EPLD）、电可擦写可编程逻辑器件（EEPLD）、逻辑单元阵列（LCA）、现场可编程门阵列（FPGA）、专用标准产品（ASSP）、专用集成电路（ASIC），仅仅列举几个。

在此描述的可编程逻辑器件可以是数据处理系统的一部分，数据处理系统包括以下部件中的一个或者更多个：处理器；存储器；I/O电路；和外围装置。数据处理系统可以在多种应用中使用，例如计算机联网、数据联网、仪器化、视频处理、数字信号处理或者其中期望使用可编程或者可重编程逻辑的优势的任何适当其它应用。可编程逻辑器件可以用于执行多种不同逻辑功能。例如，可编程逻辑器件可以被配置为处理器或者控制器，其与系统处理器组合使用。可编程逻辑器件还可以用作仲裁器，其仲裁对数据处理系统中的共享资源的访问。在另一个示例中，可编程逻辑器件可以被配置为处理器和系统中的其它部件中的一个之间的接口。在一个实施方式中，可编程逻辑器件可以是受让人拥有的器件族中的一种。

尽管按照具体顺序描述了方法操作，应理解的是可以在所描述的操作之间进行其它操作，所描述的操作可以被调整使得其在略微不同的时间发生，或者所描述的操作可以在系统中分布，只要交叠操作的处理按照期望方式执行，该系统允许处理操作在与处理相关联的不同间隔发生。

尽管为了清楚理解以上已经在一些细节中描述了实施方式，可以在本权利要求的范围内实现特定变化和修改将是显而易见的。因此，本实施方式应被认为是示例性的的而不是限制性的，并且本发明不限于此处给出的细节，而是可以在所附的权利要求的范围和等同范围内修改。

附加实施方式

附加实施方式1.一种对准在集成电路上的多个收发器通道中的时钟信号的方法，该方法包括：基于主时钟信号的相位调整从时钟信号的相位以产生中间从时钟信号；

基于所述中间从时钟信号的相位来调整所述主时钟信号的相位以获得总调整值；并且基于所述总调整值来调整所述中间从时钟信号的相位以获得经调整的从时钟信号。

附加实施方式2.根据附加实施方式1所述的方法，所述方法还包括：利用延迟电路基于所述主时钟信号的所述相位进一步调整所述从时钟信号的所述相位以产生中间从时钟信号。

附加实施方式3.根据附加实施方式1所述的方法，所述方法还包括：利用第一相位检测器电路将所述从时钟信号的所述相位与所述主时钟信号的所述相位作比较，其中响应于所述比较来产生所述中间从时钟信号；以及利用第二相位检测器电路将所述中间从时钟信号的所述相位与所述主时钟信号的所述相位作比较，其中响应于由所述第二相位检测器电路进行的比较来调整所述主时钟信号的所述相位。

附加实施方式4.根据附加实施方式1所述的方法，所述方法还包括：利用延迟电路基于所述中间从时钟信号的相位对所述主时钟信号施加延迟，其中所述总调整值包括施加到所述主时钟信号的所述延迟。

附加实施方式5.根据附加实施方式1所述的方法，所述方法还包括：利用所述多个收发器通道中的第一收发器通道电路在调整所述从时钟信号的所述相位之前接收所述主时钟信号；以及利用所述多个收发器通道中的第二收发器通道电路在调整所述主时钟信号的所述相位之前接收所述中间从时钟信号。

附加实施方式6.根据附加实施方式5所述的方法，其中，所述从时钟信号与所述第一收发器通道相关联，并且其中所述主时钟信号与所述第二收发器通道相关联，其中利用所述第一收发器通道接收所述主时钟信号包括：

利用复用电路选择性地路由所述主时钟信号从所述第二收发器通道到所述第一收发器通道。

附加实施方式7.根据附加实施方式6所述的方法，所述方法还包括：利用所述多个收发器通道中的第三收发器从所述第一收发器通道接收经调整的从时钟信号；利用所述第三收发器通道中的相位检测器电路将所述第三收发器通道处的时钟信号与在所述第三收发器通道接收的所述经调整的从时钟信号作比较；以及响应于所述比较，调整所述第三时钟信号的相位。

附加实施方式8.根据附加实施方式6所述的方法，其中，接收所述中间从时钟信号包括：利用附加的复用电路选择性地路由所述中间从时钟信号从所述第一收发器通道到所述第二收发器通道。

附加实施方式9.根据附加实施方式1所述的方法，所述方法还包括：在获得所述总调整值之后将所述主时钟信号的相位重调整到先前相位，其中所述经调整的从时钟信号呈现与所述主时钟信号的所述先前相位匹配的相位。

附加实施方式10.一种校准集成电路中的时钟信号的方法，该方法包括：利用具有用第一时钟信号定时钟的第一收发器通道电路从第二收发器通道电路接收第二时钟信号；并且利用所述第一收发器通道电路中的时钟信号产生电路基于在所述第一收发器通道电路接收的所述第二时钟信号的相位来调整所述第一时钟信号的相位。

附加实施方式11.根据附加实施方式10所述的方法，所述方法还包括：利用所述第一收发器通道电路中的延迟电路基于预定偏置值进一步调整所述第一时钟信号的相位，以将所述第一时钟信号的所述相位与在所述第二收发器通道电路处的所述第二时钟信号的所述相位对准。

附加实施方式12.根据权利要求11所述的方法，其中，所述第一收发器通道电路是从收发器通道，并且其中所述第二收发器通道电路是所述主收发器通道，所述方法还包括：

在从所述第二收发器通道电路接收所述第二时钟信号之前在所述集成电路中存储所述预定偏置值。

附加实施方式13.根据权利要求10所述的方法，其中，所述第二收发器通道电路与所述第一收发器通道电路相邻，所述方法还包括：

利用具有第三时钟信号的第三收发器通道电路从所述第一收发器通道电路接收所述第一时钟信号，其中所述第三收发器通道电路与所述第一收发器通道电路相邻；并且利用所述第三收发器通道电路中的附加时钟产生电路基于在所述第三收发器通道电路接收的所述第一时钟信号的相位调整所述第三时钟信号的相位。

附加实施方式14.根据附加实施方式13所述的方法，所述方法还包括：利用所述第三收发器通道电路中的延迟电路基于预定偏置值进一步调整所述第三时钟信号的相位，以将所述第三时钟信号的所述相位与在所述第一收发器通道电路处的所述第一时钟信号的所述相位对准。

附加实施方式15.一种集成电路，所述集成电路包括：具有输出通道时钟信号的时钟电路的收发器通道电路；相位检测器电路，其将通道时钟信号与基准时钟信号比较以响应于所述通道时钟信号和所述基准时钟信号之间的所述比较产生相位输出信号；以及延迟电路，其接收所述通道时钟信号和所述相位输出信号，并且基于所述通道时钟信号和所述控制信号在输出端产生延迟的通道时钟信号。

附加实施方式16.根据附加权利要求15所述的集成电路，其中，所述收发器通道电路包括：复用电路，所述复用电路耦合到所述相位检测器电路，其中所述复用电路产生所述基准时钟信号，其中所述基准时钟信号从由以下组成的组中选择：来自第一附加收发器通道电路的第一时钟信号和来自第二附加收发器通道电路的第二时钟信号。

附加实施方式17.根据附加权利要求16所述的集成电路，其中，所述收发器通道电路还包括：第一附加复用电路，其发送第一通道输出时钟信号到所述第一附加收发器电路，其中所述第一通道输出时钟信号从由以下组成的组中选择：所述通道时钟信号和所述第二附加收发器通道电路中的所述第二时钟信号；以及第二附加复用电路，其发送第二通道输出时钟信号到所述第二附加收发器电路，其中所述第二通道输出时钟信号从由以下组成的组中选择：所述延迟的通道时钟信号和来自所述第一附加收发器通道电路中的所述第一时钟信号；

附加实施方式18.根据附加权利要求17所述的集成电路，其中，所述收发器通道电路插在所述第一附加收发器通道电路和所述第二附加收发器电路之间。

附加实施方式19.根据附加权利要求15所述的集成电路，其中，所述收发器通道包括从收发器通道，并且所述通道时钟信号包括从并行时钟信号，并且其中，所述基准时钟信号包括从主收发器通道产生的主并行时钟信号，所述集成电路还包括：在所述主收发器通道的输出所述主并行时钟信号的附加时钟电路，其中，在所述从收发器通道的各时钟电路和在所述主收发器处的所述附加时钟电路可操作以接收锁相环时钟信号，其中所述时钟电路和所述附加时钟电路分别产生所述从并行时钟信号和所述主并行时钟信号。

附加实施方式20.根据附加权利要求19所述的集成电路，其中，所述延迟的通道时间信号是延迟的从并行时钟信号，并且其中，所述主收发器通道包括：附加相位检测器电路，其将所述主并行时钟信号与延迟的从并行时钟信号比较并且以响应于所述主并行时钟信号和所述延迟的从并行时钟信号之间的所述比较产生附加的相位输出信号；以及附加延迟电路，其接收所述主并行时钟信号和所述附加相位输出信号，并且基于所述延迟的从并行时钟信号和所述控制信号在输出端产生延迟的主并行时钟信号。

以上仅仅是本发明的原理的例示，并且在不背离本发明的范围和实质情况下本领域技术人员可以进行各种修改。上述实施方式可以单独实施或者任意组合实施。

Claims (20)

1.一种对准在集成电路上的多个收发器通道中的时钟信号的方法，该方法包括：

基于主时钟信号的相位调整从时钟信号的相位以产生中间从时钟信号；

基于所述中间从时钟信号的相位调整所述主时钟信号的相位以获得总调整值；以及

基于所述总调整值调整所述中间从时钟信号的相位以获得经调整的从时钟信号。

2.根据权利要求1所述的方法，所述方法还包括：

利用延迟电路基于所述主时钟信号的所述相位调整所述从时钟信号的所述相位以产生中间从时钟信号。

3.根据权利要求1所述的方法，所述方法还包括：

利用第一相位检测器电路将所述从时钟信号的所述相位与所述主时钟信号的所述相位比较，其中响应于所述比较来产生所述中间从时钟信号；以及

利用第二相位检测器电路将所述中间从时钟信号的所述相位与所述主时钟信号的所述相位比较，其中响应于由所述第二相位检测器电路进行的比较来调整所述主时钟信号的所述相位。

4.根据权利要求1所述的方法，所述方法还包括：

利用延迟电路基于所述中间从时钟信号的相位对所述主时钟信号施加延迟，其中所述总调整值包括施加到所述主时钟信号的所述延迟。

5.根据权利要求1所述的方法，所述方法还包括：

利用所述多个收发器通道中的第一收发器通道电路在调整所述从时钟信号的所述相位之前接收所述主时钟信号；以及

利用所述多个收发器通道中的第二收发器通道电路在调整所述主时钟信号的所述相位之前接收所述中间从时钟信号。

6.根据权利要求5所述的方法，其中，所述从时钟信号与所述第一收发器通道相关联，并且其中所述主时钟信号与所述第二收发器通道相关联，其中利用所述第一收发器通道接收所述主时钟信号包括：

利用复用电路将所述主时钟信号由所述第二收发器通道选择性地路由到所述第一收发器通道。

7.根据权利要求6所述的方法，所述方法还包括：

利用所述多个收发器通道中的第三收发器从所述第一收发器通道接收经调整的从时钟信号；

利用所述第三收发器通道中的相位检测器电路将所述第三收发器通道处的时钟信号与在所述第三收发器通道接收的所述经调整的从时钟信号比较；以及

响应于所述比较，调整所述第三时钟信号的相位。

8.根据权利要求6所述的方法，其中，接收所述中间从时钟信号包括：

利用附加的复用电路将所述中间从时钟信号从所述第一收发器通道选择性地路由到所述第二收发器通道。

9.根据权利要求1所述的方法，所述方法还包括：

在获得所述总调整值之后重调整所述主时钟信号的相位到先前相位，其中所述经调整的从时钟信号呈现与所述主时钟信号的所述先前相位匹配的相位。

10.一种校准集成电路中的时钟信号的方法，该方法包括：

利用用第一时钟信号定时钟的第一收发器通道电路从第二收发器通道电路接收第二时钟信号；以及

利用所述第一收发器通道电路中的时钟产生电路基于在所述第一收发器通道电路接收的所述第二时钟信号的相位来调整所述第一时钟信号的相位。

11.根据权利要求10所述的方法，所述方法还包括：

利用所述第一收发器通道电路中的延迟电路基于预定偏置值进一步调整所述第一时钟信号的相位，以将所述第一时钟信号的所述相位与在所述第二收发器通道电路处的所述第二时钟信号的所述相位对准。

12.根据权利要求11所述的方法，其中，所述第一收发器通道电路是从收发器通道，并且其中所述第二收发器通道电路是主收发器通道，所述方法还包括：

在从所述第二收发器通道电路接收所述第二时钟信号之前在所述集成电路中存储所述预定偏置值。

13.根据权利要求10所述的方法，其中，所述第二收发器通道电路与所述第一收发器通道电路相邻，所述方法还包括：

利用具有第三时钟信号的第三收发器通道电路从所述第一收发器通道电路接收所述第一时钟信号，其中所述第三收发器通道电路与所述第一收发器通道电路相邻；以及

利用所述第三收发器通道电路中的附加时钟产生电路基于在所述第三收发器通道电路接收的所述第一时钟信号的相位来调整所述第三时钟信号的相位。

14.根据权利要求13所述的方法，所述方法还包括：

利用所述第三收发器通道电路中的延迟电路基于预定偏置值进一步调整所述第三时钟信号的相位，以将所述第三时钟信号的所述相位与在所述第一收发器通道电路处的所述第一时钟信号的所述相位对准。

15.一种集成电路，所述集成电路包括：

具有输出通道时钟信号的时钟电路的收发器通道电路，

相位检测器电路，其将所述通道时钟信号与基准时钟信号比较以响应于所述通道时钟信号和所述基准时钟信号之间的所述比较来产生相位输出信号；以及

延迟电路，其接收所述通道时钟信号和所述相位输出信号，并且基于所述通道时钟信号和所述控制信号在输出端产生延迟的通道时钟信号。

16.根据权利要求15所述的集成电路，其中，所述收发器通道电路包括：

复用电路，所述复用电路耦合到所述相位检测器电路，其中，所述复用电路产生所述基准时钟信号，其中所述基准时钟信号从由以下组成的组中选择：来自第一附加收发器通道电路的第一时钟信号和来自第二附加收发器通道电路的第二时钟信号。

17.根据权利要求16所述的集成电路，其中，所述收发器通道电路还包括：

第一附加复用电路，其发送第一通道输出时钟信号到所述第一附加收发器电路，其中所述第一通道输出时钟信号从由以下组成的组中选择：所述通道时钟信号和所述第二附加收发器通道电路中的所述第二时钟信号；以及

第二附加复用电路，其发送第二通道输出时钟信号到所述第二附加收发器电路，其中所述第二通道输出时钟信号从由以下组成的组中选择：所述延迟的通道时钟信号和来自所述第一附加收发器通道电路的所述第一时钟信号；

18.根据权利要求17所述的集成电路，其中，所述收发器通道电路插在所述第一附加收发器通道电路和所述第二附加收发器电路之间。

19.根据权利要求15所述的集成电路，其中，所述收发器通道包括从收发器通道，并且所述通道时钟信号包括从并行时钟信号，并且其中所述基准时钟信号包括从主收发器通道产生的主并行时钟信号，所述集成电路还包括：

输出所述主并行时钟信号的在所述主收发器通道的附加时钟电路，其中，在所述从收发器通道的时钟电路和在所述主收发器处的所述附加时钟电路中的每个可操作以接收锁相环时钟信号，其中所述时钟电路和所述附加时钟电路分别产生所述从并行时钟信号和所述主并行时钟信号。

20.根据权利要求19所述的集成电路，其中，所述延迟的通道时钟信号是延迟的从并行时钟信号，并且其中所述主收发器通道包括：

附加相位检测器电路，其将所述主并行时钟信号与延迟的从并行时钟信号比较并且响应于所述主并行时钟信号和所述延迟的从并行时钟信号之间的所述比较产生附加的相位输出信号；以及

附加延迟电路，其接收所述主并行时钟信号和所述附加相位输出信号，并且基于所述延迟的从并行时钟信号和所述控制信号在输出端产生延迟的主并行时钟信号。