CN103973297A - 用于对递增计数器进行可信性检查的方法和评估装置 - Google Patents

Abstract

本发明涉及对递增计数器进行可信性检查的方法和评估装置，其中能够借助于递增计数器检测计数脉冲，并且通过动态系统产生具有与动态系统的状态相对应的时钟频率的计数脉冲。根据动态系统的运行极限预设时钟频率在每时间单位可能或允许变化的最小值和最大值，在第一步骤中从两个相应最后检测的计数脉冲中分别计算当前时钟频率，而在第二步骤中在每次新检测到计数脉冲时如下对其检查：在新检测的计数脉冲期间计算的时钟频率和紧在之前计算的时钟频率之间的差是否位于通过最小值和最大值限定的边界之内，否则识别出不可信性。通过该方法可能对计数脉冲单独检查：其关于所观察的机械系统的动态可行性是否可信。

Description

用于对递增计数器进行可信性检查的方法和评估装置

技术领域

本发明涉及一种用于对递增计数器进行可信性检查的方法和一种用于对递增计数器进行可信性检查的评估装置。

背景技术

为了检测数字脉冲，在测量工程、控制工程和调控工程中使用递增计数器。在简单的情况下，所述递增计数器由机械的或电子的计数工具组成，其中大部分关于上升沿或下降沿或所谓的“交零”来检测矩形信号。一种重要的应用情况在于对机器、例如对电动马达或机床的受到驱动的轴等进行位置检测或运动检测。在此，通常常见的是，检测所谓的“正交信号”，借此也能够检测运动方向，使得在经过指数开关（Indexschalter）一次或接近所谓的“零位”一次之后，递增计数器的计数器读数始终给出关于所观察的物体的绝对位置或所监控的旋转体的位置等的信息。从在相继的计数脉冲之间的时间关系中，也能够确定所观察的机械系统的时钟频率或运动速度、角速度、转速等。

当在将计数脉冲输送给评估电子装置或评估电路的信号线路上出现电干扰（“干扰脉冲”）时，评估电子装置能够错误地将所述电干扰也解释为计数信号，由此递增计数器的计数器读数（“位置数值”）会失真并且此外也会在有错误的情况下确定所观察的机械系统的速度或时钟频率。当由于中断或另外的干扰而没有由递增计数器检测到实际所触发的计数脉冲时，上述相应的内容是适用的，由此同样也确定或者测量所观察的机械系统的不正确的位置说明和必要时还有不正确的时钟频率或速度。

用于递增编码器、即用于现有技术中的递增计数器的评估逻辑电路典型地具有滤波器，所述滤波器通常仅让在特定频率之下的计数信号经过，借此然后也自动地得到最大的计数频率或时钟频率或速度。这种滤波器例如能够类似地通过信号线路中的经过相应地设计尺寸的RC元件来实现，但是或者也作为数字滤波器实现，例如在数字调控器中实施。但是，在极其快的计数信号的情况下、在极其干扰的环境的情况下或在应用未屏蔽的信号线缆的情况下能够存在：根据信号频率进行的纯粹的滤波是不够的。同样地，因此，例如通过短暂地中断信号线路而被错误地抑制的计数脉冲不能够被发现或被抑制，因为所丢失的计数脉冲引起信号频率的减小。然而，所描述的RC元件或相应的数字滤波器为低通滤波器，所述低通滤波器因此不能够确定或滤除这种干扰。此外，在应用中、例如在在可编程逻辑控制装置中经过编程的运动控制装置中可行的是：在定位系统中对所检测的速度执行可信性检查，即例如检查：是否已超过所确定的最大速度或最大的时钟脉冲。所述可信性检查典型地在可编程逻辑控制装置的调控时钟周期中来实施，即在控制装置的每次循环中实施一次。但是，在可编程逻辑控制装置的常见的循环时间、例如毫秒和具有信号接收器的相应分辨率的机械轴的常见的运行速度的情况下，这表示：递增计数器的计数器读数从循环到循环能够明显地改变，即在两个循环之间检测到多个计数脉冲。因此，如果干扰脉冲占所检测的计数脉冲的总和的比例相对低，不可能能够识别出各个被错误地解释为计数脉冲的干扰脉冲。同样地，在两个调控循环之间仅抑制实际信号脉冲的相对小的比例的分散中断同样不能够借助所述方法来确定。

发明内容

因此，本发明的目的是，更准确地检验借助递增计数器所检测的计数脉冲。此外，应当检测引起抑制计数脉冲的干扰。

所述目的的根据本发明的解决方案的核心思想是：如下对每个单独检测的计数脉冲检查：检测所述计数脉冲的时间点关于所观察的机械系统的动态特性是否是完全可信的或可能的。这表示，在每个计数脉冲检查：是否能够完全由机械系统借助“真实世界”的所观察的系统的可能的加速度和至今所确定的速度来已经达到新的计数器读数。这种检查能够在可编程逻辑控制装置或另外的微处理器系统之前接入，即在信号处理装置本身中进行。例如，这种可信性检查能够通过可编程逻辑模块（例如FPGA，现场可编程门阵列）来执行，其中仅必须将最大借此可能的加速度/延迟和必要时最大的和最小的速度预设为所观察的动态系统的运行极限。只要探测到下述计数脉冲，对所述计数脉冲的评估描述了机械系统的对于真实机械系统而言完全不能够实现的最大的加速度/延迟或最大的速度，就能够假定错误。同样的内容也适用于错误地消失的计数脉冲，所述计数脉冲同样能够指示这种延迟（负的加速度），真实系统同样由于运动的程度和受限制的制动功率等而完全不能够或完全不允许具有所述延迟。

特别地，所述目的通过本文所述的方法和本文所述的评估装置来实现。

在此，提出用于对递增计数器进行可信性检查的方法，其中能够借助于递增计数器来检测计数脉冲，并且其中通过动态系统来产生具有与动态系统的状态相对应的时钟频率的计数脉冲。在此，根据动态系统的运行极限来预设时钟频率在每时间单位可能的或所允许的改变的最小值和最大值，其中在第一步骤中从两个最后检测的计数脉冲中分别计算出当前的时钟频率，并且其中在第二步骤中，当每次新检测到计数脉冲时，如下对所述计数脉冲检查：在新检测到的计数脉冲期间所计算的时钟频率和紧在之前所计算的时钟频率之间的差值是否位于通过最小值和最大值所限定的边界之内，其中否则识别出不可信性。通过该方法可行的是，单独地如下对计数脉冲检查：所述计数脉冲关于所观察的机械系统的动态可行性是否是可信的。

此外，所述目的通过用于对递增计数器进行可信性检查的评估装置来实现，其中能够借助于递增计数器来检测计数脉冲，其中通过动态系统来产生具有与动态系统的状态相对应的时钟频率的计数脉冲。在此，根据动态系统的运行极限来预设时钟频率在每时间单位可能的或所允许的改变的最小值和最大值，其中评估装置构建为，使得在第一步骤中从两个相应最后检测的计数脉冲中分别计算出当前的时钟频率，并且其中在第二步骤中，当每次新检测到计数脉冲时，如下对所述计数脉冲检查：在新检测到的计数脉冲期间所计算的时钟频率和紧在之前所计算的时钟频率之间的差值是否位于通过最小值和最大值所限定的边界之内，其中否则识别出不可信性。通过这种评估装置能够实现针对方法所提出的优点。

本发明的有利的设计方案在下文中提出。在此描述的特征和优点不仅能够单独地、也能够彼此组合地应用。

所述目的在实际中有利地通过循环性地重复的计算方法来实现，其中针对递增计数器的最小的和最大的可能的计数器读数（位置）还有针对最小的和最大的改变速率（速度）而在每个循环中进行更新，由此在最小的或最大的加速度（或延迟）恒定的情况下，得到最小或最大可能的速度的数值的线性变化和最小或最大可能的计数器读数（位置）的数值的平方的或抛物线状的变化。在输入新的计数脉冲之后，能够将可能的计数器读数的数值和可能的速度的数值重置到速度的和位置的当前的实际值上。所描述的线性的或抛物线状的变化因此部分地在没有记录新的计数脉冲的循环期间是适用的。

因此，通过下述方式得出也可有利地在FPGA中实现的实施形式：在第一步骤中，在新检测到计数脉冲的情况下检测时间戳，其中从两个最后检测到的计数脉冲的时间戳的差中计算出当前的时钟频率的数值，并且在第二步骤中，从递增计数器的当前的计数器状态中、从当前时间和最后检测到的时间戳之间的差中、从时钟频率的所确定的数值中、以及从时钟频率在每时间单位可能的或所允许的改变的最小值和最大值中，更新关于相应当前时间分别所允许的当前的计数器读数的数值范围，此后将相应当前的计数器读数与数值范围进行比较，其中在相应当前的计数器读数不位于数值范围中的情况下，确定和/或报告不可信性。在单一的FPGA循环中能够重复地处理方法的借此给出的实施形式，其中通常应用的运算操作、即更新相应允许的计数器读数的和通过对所允许的加速度进行积分得出的最大可能的速度的数值能够通过纯粹的加法运算来实施，所述加法运算也能够容易地在FPGA的和另外的类似处理器的模块中实现。用于确定时钟频率或速度的所需要的除法运算（倒数形成）能够有利地通过在数值表中调用来实现，其中必要时能够在相邻的表格数值之间进行内插。例如，在一个尤其有利的设计方案中，能够从表格中读出二次幂的倒数、即字节数值的或字符的各个位的倒数，由此能够避免在运行时间中实施真正的除法运算。尤其有利地，能够在逻辑模块中通过下述方式执行所述方法：为时钟频率、当前的速度和关于当前的时间分别所允许的当前的计数器读数应用定点变量。

在另一有利的设计方案中，不仅预设机械系统的可能的或所允许的加速度的或从中得出的时钟频率的最小值和最大值，而且也预设最大的或最小的加速度的或从中得出的最大的或最小的可能的或所允许的时钟频率的边界。此外，在另一有利的设计方案中可行的是，进行三阶的检查（“复查”），然而这取决于：评估装置具有足够的运算能力，以便能够在相应短的工作循环中完成上述内容。此外，这以下述内容为前提：确定相应的边界值，即能够得到关于所检测的信号的期望的持续性的说明。

在一个有利的设计方案中，借助每个检测为有效的计数脉冲来重置变量的内容，尤其是当前的时钟脉冲的、所允许的计数器读数的变量的内容，并且有利地还有最大和最小可能的脉冲频率/速度的变量的内容，由此能够再次“捕获”在积分时强制地偏离实际的数字数值。

能够有利地将循环计数器用作为用于计算时钟频率/速度的时基，所述循环计数器随着方法的每次执行或FPGA的或另外的评估装置的每个工作循环而相应地递增。由此，能够放弃设置外部的时间模块或放弃询问外部的时间模块。有利地，方法也能够配设有对“比较窗口”进行检查，借此确保：系统不进入下述状态，在所述状态中，原则上仅通过解释为不可信的计数脉冲可能改变速度。原则上，检查算法的循环速度必须始终高于最高的期望的信号频率或高于计数脉冲的最高的期望的时钟频率。检查算法的循环速度越高并且在算法中使用的变量中存在越多的小数位，可信性检查就能够越准确地执行。

附图说明

下面根据附图阐明根据本发明的方法的实施例。所述实施例同时用作为根据本发明的评估装置的实施例。

在此示出：

图1示出方法的简化的流程图，和

图2示出在根据本发明的方法的一定数量的循环中的记录内容和变量内容的简化的视图。

具体实施方式

下面，为了简单性，仅以具有仅一个计数方向的简化的版本介绍该方法；扩展到“在两个方向上”进行计数以显而易见的方式是可行的；当然需要正交信号（Quadratursignal）或者另外的信号，从所述正交信号或另外的信号中得出：输入的计数脉冲是否应当引起递增计数器的递减或递增。

在图1中示出方法的简化的流程图，其中在实际中提出：循环地重复地执行该方法进而流程图。在图1中，变量C具有系统时钟的意义，因此为时钟计数器，所述时钟计数器随着每次执行方法以及随着每次处理流程图而递增（在图1中的最上方的指令）。变量P为递增计数器的当前的计数器数值。变量T用作为最近输入的计数脉冲的时间戳；因此，变量T包含与变量C已在下述循环中显示的数值相同的数值，在所述循环中，计数器P最后一次递增。变量T_alt包含倒数第二个计数脉冲的戳（见图1中的图表的最下方的方框中的指令）。上述变量不具有小数位，因此为整数。

此外，在图1的图表中也应用具有小数位的变量，其中在该实施例的一个有利的设计方案中应用定点变量。在此，变量P_min表示计数器工具的积分累加器，所述积分累加器提出所允许的数值“向下”的界限（最小计数器读数）。因此，P_min的数值随着每次循环以在相应的循环中最小可能的（所允许的）速度改变。所述速度以变量V_min提出，并且同样构建为“积分累加器”。这些变量的内容随着每次循环以最小可能的加速度改变，所述加速度以常量A_min由用户根据所基于的机械系统的动态特性来预设。类似于P_min、V_min和A_min，定点变量P_max、V_max和A_max包含所允许的计数器读数的相应的最大的数值、最大（理论）可能的速度（时钟频率）和预设的最大所允许的加速度（时钟频率的变化速率）。

在流程图的第一步骤中，首先如已经提及的那样，系统时钟（变量C）递增，之后计算变量P_min、V_min、P_max、V_max的当前的、新的内容。在此基于：始于至今有效的、最大所允许的计数器读数P_min，所述计数器读数在新的循环中至少以最小速度V_min改变。同样地，计算新的最小速度V_min，其中基于：至今有效的并且最小可能的速度V_min至少以最大所允许的或可能的延迟速率A_min减小。尽管在图1中对此实施减法，在对最小所允许的加速度或延迟A_min的符号进行另外的协定的情况下，也能够应用加法；所述协定在图2中应用。P_max和V_max的数值类似于至今所讨论的变量P_min、V_min来计算。

接下来检查：是否已违反最小加速度的条件。因为计数变量P的内容出于技术原因而始终是整数，所以将所述变量P的内容与积分累加器P_min的整数位进行比较。这能够通过为了比较将变量P_min截位来实现。只要违反比较条件，就识别出不可信的计数数值，这在根据图1的图表中引起输出相应的消息。然而，显然地，关于存在错误或不可信性的二进制的信息也能够引起任意其他的反应。

现在检查：是否输入新的计数脉冲。这能够通过询问外部的计数器寄存器、中断寄存器（“Counting Flag，计数标志位”）或者以其他的方式来进行。只要不是这种情况，就结束方法的当前的处理循环；在图1的图中，“向上”分支。否则，递增计数器以“1”增加（递增）并且新的时间戳存储在变量T中。接下来，对递增计数器P是否超过所允许的当前的最大数值P_max进行检查，其中在此也再次使用截位。在违反标准的情况下，同样识别出不可信性并且输出相应的消息或者采取另外的措施。特别地，在存在不可信性的情况下，能够通知后续的、应用计数寄存器P的处理级。尤其地，这种处理级能够是用于对机械系统、计算机等进行评估控制的可编程逻辑控制器。

接下来检查：所谓的“比较窗口”是否已经比时钟周期持续更久。在机械系统的高的速度的情况下或者在检查算法的缓慢的循环速度的情况下，能够出现下述情况：当根据所计算的P_min和P_max来计算的、其中将计数脉冲解释为可信的范围仅是单一的FPGA时钟周期的长度时，机械系统的速度能够从不改变，而不会识别出不可信的计数脉冲。因为刚好在所期望的FPGA时钟周期所达到的计数脉冲又会引起V_min和V_max的相同的起始数值，所述起始数值又会引起P_min和P_max的相同的数值，所述相同的数值又仅在刚好一个FPGA时钟周期中允许可信的计数脉冲。该问题由下述内容所引起：在计算V=1/（T-T_alt）时，由于离散的FPGA时钟周期，始终出现一定的不准确性。因此，如果识别出相应的情况，那么寄存器V_min、V_max等不重置，使得尤其这些寄存器的小数位保留，并且所描述的不期望的情况没有出现。当在设计系统时能够从已知的系统参数中推断出所述情况原则上能够从不出现时，当然能够取消所述循环性的检查。

最后在最下方的位置示出的方法步骤用于重置变量P_min、V_min、P_max、V_max，此外，存储“倒数第二个”计数脉冲的时间戳、即T_alt。因此，已处理根据本发明的方法的循环。因此，在处理的每个时钟周期中，提供位置的进而计数寄存器P的内容的最大值和最小值（P_max、P_min），其中所述数据能够用于对每个单独的计数脉冲进行可信性检查。

在图2中示例性地示出二十一个循环的序列，其中递增计数器P的起始数值预设为数字5000。基于已在所述循环“零”中检测到脉冲；实际速度（时钟频率）V_ist预设为0.1，这也适用于V_max。相应地，在该循环中，作为最小允许的计数器数值P_min得出以V_min减小的数字，所述数字能够在寄存器P中获得，而计数寄存器P_max的最大允许的位置由以最大可能的或所允许的速度V_max增大的计数变量P的内容构成。那么，在同一行中也还示出P_min、P_max的截位数值。最后检查，变量P的内容（在此为：5000）是否位于通过截位数值P_min、P_max形成的窗口之内，这在此由于起始情况而强制地是这种情况，使得没有识别出错误。

在编号为1的下一循环中，没有输入脉冲，使得根据图1中的计算规则（A_min符号改变时例外）对V_min、V_max、P_min、P_max的寄存器进行推导（积分）。在此，能够明显地看出，所允许的最小速度下降，因为将不同于零的最大延迟、即A_min预设为常量。相应地，另一方面，通过加上所允许的加速度A_max，最大所允许的或可能的时钟频率或速度V_max相对于至今的数值也提高。相反地，实际速度或时钟频率V_ist没有改变，因为没有输入新的脉冲进而不能够从最后输入的脉冲的时间间距中计算新的倒数。在该循环中也存在位于容许的窗口的范围中的当前的计数器读数。

这在编号为5的循环中才改变，在所述循环中输入脉冲。然而，根据已截位的变量P_max期望的是：在此由于所预设的动态特性，还不能够或允许输入脉冲。因此，识别出错误。新的脉冲在下一循环中才允许以编号6输入，在所述循环中，P_max的已截位的数值跳跃到5001。

因为在最后输入的脉冲之间的时间间距为五个循环，所以所计算的实际的（新的）速度V_ist现在为0.2。寄存器V_min、V_max被重置到所述数值。

现在，继续进行该方法，其中在循环14中识别出下一错误，因为在此下一计数脉冲应当已经输入（P_min的截位以一个计数上跳，然而下一计数脉冲还没有输入）。

方法的简单的变型形式例如能够从下述内容中得出：在已编程的序列中，能够在处理循环开始或结束时执行计算计数寄存器P（P_min、P_max）的最小值和最大值；从中得出的偏差越小，该方法的时钟频率与计数脉冲的时钟频率相比就越高。然而，重要的是，只要不输入新的计数脉冲，在理论可能的速度V_min、V_max之间和在所允许的、理论可能的计数器读数P_min、P_max之间的差距越来越大。

通过上述方法以及通过尤其能够通过FPGA实现的相应的评估装置，能够识别出不可信的计数脉冲，所述计数脉冲例如由于干扰而出现。同样地，也能够识别出由于干扰而没有记录的计数脉冲。通过对每个输入的计数脉冲进行可信性检查以及例如不对在更大的时间窗口中输入的更大数量的计数脉冲进行可信性检查，能够相对于现有技术改进可信性检查的可靠性。

Claims (15)

1.一种用于对递增计数器进行可信性检查的方法，

其中能够借助于所述递增计数器来检测计数脉冲，并且

其中通过动态系统来产生具有与所述动态系统的状态相对应的时钟频率的计数脉冲，

其特征在于，

根据所述动态系统的运行极限来预设时钟频率在每时间单位可能的或所允许的变化的最小值和最大值，

在第一步骤中，从两个相应最后检测到的计数脉冲分别计算出当前的时钟频率，并且

在第二步骤中，在每次新检测到计数脉冲时，对所述计数脉冲进行如下检查：在新检测到的计数脉冲期间所计算出的时钟频率和紧在之前所计算的时钟频率之间的差值是否位于通过最小值和最大值所限定的边界之内，其中否则识别出不可信性。

2.根据权利要求1所述的方法，其特征在于，

在所述第一步骤中，在新检测到计数脉冲的情况下检测时间戳，其中从两个最后检测到的计数脉冲的时间戳的差计算出当前的时钟频率的数值，并且

在所述第二步骤中，根据所述递增计数器的当前的计数器读数、根据当前的时间和最后检测到的时间戳之间的差、根据时钟频率的所确定的数值、以及根据时钟频率在每时间单位可能的或所允许的变化的最小值和最大值，更新关于相应当前的时间分别所允许的当前的计数器读数的数值范围，此后将相应当前的计数器读数与所述数值范围进行比较，其中在相应当前的计数器读数不位于所述数值范围中的情况下，确定和/或报告不可信性。

3.根据权利要求1或2所述的方法，其特征在于，

所述可信性检查在所述第二步骤中在每时间单位将当前的时钟频率的分别确定的数值与可能的或所允许的最小的和最大的时钟频率的根据所述动态系统的运行极限所预设的另外的最小值和另外的最大值进行比较。

4.根据权利要求2或3所述的方法，其特征在于，

关于相应当前的时间分别所允许的当前的计数器读数的数值范围通过用于最小允许的计数器读数和最大允许的计数器读数的各一个变量的内容来确定，其中在所述第二步骤中，所述数值范围的更新通过将与自最后的更新起所经过的时间相乘的所述最小值或最大值加到所述变量的相应的至今的内容来进行。

5.根据权利要求4所述的方法，其特征在于，

随着检测到新的并且识别为可信的计数脉冲而将所述变量的内容重置到当前的计数器读数。

6.根据上述权利要求中任一项所述的方法，其特征在于，

循环性重复地执行所述方法步骤。

7.根据权利要求6所述的方法，其特征在于，

循环计数器随着每次循环而递增，其中所述循环计数器用作为用于计算时钟频率的时基。

8.一种用于对递增计数器进行可信性检查的评估装置，

其中能够借助于所述递增计数器来检测计数脉冲，

其中通过动态系统来产生具有与所述动态系统的状态相对应的时钟频率的计数脉冲，

其特征在于，

根据所述动态系统的运行极限来预设时钟频率在每时间单位可能的或所允许的变化的最小值和最大值，

其中所述评估装置构建为，使得

在第一步骤中，从两个相应最后检测到的计数脉冲分别计算出当前的时钟频率，并且

在第二步骤中，在每次新检测到计数脉冲时，对所述计数脉冲进行如下检查：在新检测到的计数脉冲期间所计算出的时钟频率和紧在之前所计算的时钟频率之间的差值是否位于通过最小值和最大值所限定的边界之内，其中否则识别出不可信性。

9.根据权利要求8所述的评估装置，其特征在于，

所述评估装置构建为，

使得在所述第一步骤中，在新检测到计数脉冲的情况下检测时间戳，其中从两个最后检测到的计数脉冲的时间戳的差计算出当前的时钟频率的数值，并且

在所述第二步骤中，根据所述递增计数器的当前的计数器读数、根据当前的时间和最后检测到的时间戳之间的差、根据时钟频率的所确定的数值、以及根据时钟频率在每时间单位可能的或所允许的变化的最小值和最大值，更新关于相应当前的时间分别所允许的当前的计数器读数的数值范围，此后将相应当前的计数器读数与所述数值范围进行比较，其中在相应当前的计数器读数不位于所述数值范围中的情况下，确定和/或报告不可信性。

10.根据权利要求8或9所述的评估装置，其特征在于，

所述评估装置构建为，使得所述可信性检查在所述第二步骤中在每时间单位将当前的时钟频率的分别确定的数值与可能的或所允许的最小的和最大的时钟频率的根据所述动态系统的运行极限所预设的另外的最小值和另外的最大值进行比较。

11.根据权利要求8至10中任一项所述的评估装置，其特征在于，

关于相应当前的时间分别所允许的当前的计数器读数的数值范围通过用于最小允许的计数器读数和最大允许的计数器读数的各一个变量的内容来确定，其中所述评估装置构建为，使得在所述第二步骤中，所述数值范围的更新通过将与自最后的更新起所经过的时间相乘的所述最小值或最大值加到所述变量的相应的至今的内容来进行。

12.根据权利要求8至11中任一项所述的评估装置，其特征在于，

所述评估装置构建为，使得随着检测到新的并且识别为可信的计数脉冲而将所述变量的内容重置到当前的计数器读数。

13.根据权利要求8至12中任一项所述的评估装置，其特征在于，

所述评估装置构建为用于循环性重复所述方法步骤。

14.根据权利要求8至13中任一项所述的评估装置，其特征在于，

在所述评估装置中限定随着每次循环而递增的循环计数器，其中所述循环计数器能够用作为用于计算时钟频率的时基。

15.根据权利要求8至14中任一项所述的评估装置，其特征在于，

所述评估装置基本上由可编程逻辑模块形成，其中借助于逻辑程序来限定要执行用于所述可信性检查的计算。