CN103972238A - 一种存储器单元结构 - Google Patents
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Abstract
本发明公开了一种存储器单元结构，包括：一SOI晶圆，该晶圆包括一底部衬底和位于底部衬底之上的掩埋层及包括掩埋层上方的半导体层；此外，该存储器单元结构还包括含有半浮栅的栅极结构，所述栅极结构设置于所述半导体层的上方；其中，所述半导体层中设置有反型掺杂区，所述半浮栅与所述反型掺杂区接触。所述存储器单元结构彻底消除了体硅电路中的寄生闩锁效应，且具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。本发明提出的存储器单元结构在用来构建存储电路时，具有工作电压低、功耗小、读取速度快等优点，满足性能要求，并可有效解决传统DRAM功耗和可缩放性的问题。
Description
技术领域
本发明涉及一种半导体器件结构，尤其涉及一种存储器单元结构。
背景技术
随着集成电路半导体器件逐渐达到物理缩放极限，而存储器单元结构和存储器设计都必须在速度、密度和功耗方面都不断提升性能，因此传统的晶体管不断受到挑战。
目前，在高速集成电路中使用的半导体器件主要为金属氧化物场效应管（MOSFET）及浮栅（FG）MOSFET等，而根据摩尔定律，随着特征尺寸越来越小，工艺节点会不断降低，当MOSFET的尺寸逐渐达到物理极限时，制备的器件结构就会无法满足性能需求。
图1是晶体管的技术路线图，该图中的横坐标表示年份，纵坐标表示MOSFET的技术节点；参见图1可知，随着技术节点越来越低（即技术节点从22nm逐渐降低至10nm以下），晶体管技术依次从High-K绝缘层/金属栅技术、多栅技术（FinFET），转向III-V族材料，进而发展到隧道场效应晶体管（TFET），尤其是当技术节点降至10nm以下时，MOSFET的尺寸也就相应的逐渐接近其物理极限，进而使得通过降低晶体技术节点的方式来提高其性能的工艺越来越难。
其中，上述的多栅技术中的多栅晶体管结构中管子的漏/源极和 栅极的横截面并不位于同一平面内，是一种立体型晶体管。例如传统的三门晶体管(Tri-gate)体硅技术，以及Finfet（SOI）技术均属于立体型晶体管结构一类。
图2是传统三门晶体管的结构示意图，该图2中位于虚线左边的图形为传统三门晶体管的立体图，位于虚线右边的图形为传统三门晶体管的剖视图；如图2所示，传统三门晶体管包括一衬底1、掺杂的源/漏区2、栅氧化层3、晶体管栅极4、绝缘材料6、隔离墙7和Fin沟道8，该传统三门晶体管的结构基于体硅技术，虽然避免了使用价格昂贵的SOI晶元，但是其在性能上有一定缺陷，如：Fin沟道8的高度难以控制、晶体管栅极4与衬底1之间仍存在电容、Fin沟道8中有流向衬底1的漏电流等，上述缺陷均会影响到器件的性能。
而传统的FinFET结构与传统三门结构大同小异，只是栅极数量由三个改为两个，并且是基于SOI结构，其FinFET结构的纵剖图如图3所示，其中用埋入式氧化层5（BOX）来实现沟道与衬底的隔离，这种结构能够有效解决上述问题，但是成本较大，此外，要制作出厚度极薄的高质量全耗尽型沟道十分困难，工艺也十分复杂。
当MOSFET的技术节点转向立体型晶体管结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此可以采取蚀刻等方式制作出厚度极薄的高质量全耗尽型沟道，于是，传统平面型晶体管所面临的许多问题可迎刃而解。但是，从传统平面型与立体型晶体管的构造对比（即图2与图3的对比）可以看出，立体型晶体管所用的制造工艺与传统的平面型晶体管的制造工艺存在较大的 差别，前者的制造工艺复杂程度比后者高出许多，因此尽管有关的技术多年前便已经被提出，但要想在短时间内转向立体型晶体管技术难度是非常大的。
当沟道宽度降至10nm左右时，传统的晶体管材料已经无法满足要求，因而必须采用新的材料来制造沟道。在各种新沟道材料中，III-V族技术是一种很有潜力的沟道材料，其特点是采用位于元素周期表中III-V族元素组成的材料来替代现有MOSFET管的材料，因此人们便将这种运用III-V族元素作为MOSFET管材料的技术形象地称为“III-V族”技术，并将采用这种技术制作的场效应管称为“QWFET”。在运用上述技术的基础上，加上High-K栅极氧化物层，能大大减小QWFET的漏电现象，如图4所示，其中，含有III-V族元素材料制作的沟道9，（可为P型或者N型），III-V族元素覆硅层10，high-K栅绝缘层11。可见，当转向使用III-V族元素后，能极大的减小器件的工作电压和管子的能耗，并将管子的工作电压减小至0.5V。但是这种技术尚不成熟，对III-V族元素材料有待进一步研究。
随着MOSFET晶体管的工作电压降至0.5V以下，晶体管的性能急剧下降，而利用量子隧道效应研制出的隧道场效应（TFET）却能保持良好性能，并且功耗极低，其结构如图5所示，其中，栅极在源区、漏区层的上方，源区为P+掺杂，漏区为N掺杂。由图5可知，在该结构中隧道效应晶体管载流子可通过隧道效应直接到达源区或者漏区，而不是通过在势垒之间的扩散。其载流子传输的区别如图6所示（图中MOSFET为NMOS），虽然其结构与MOSFET相类似，但是源区和 漏区拥有不同的掺杂类型，导致能带弯曲不同。NMOS管中电子在电场作用下从能带势垒之上穿过沟道区，而TFET中电子由隧穿效应越过势垒到达漏区。虽然该结构优点众多，但其需满足的条件也较多，如该结构需要在足够大的区域内且势垒要足够薄才能产生有效的隧穿电流，此外，在传输端和接收端要有充分的状态密度才能为载流子提供有力的聚集地。其中，最新研究中的一种内嵌隧道场效应管的半浮栅管结构能够在低工作电压下保持超高速工作，其结构如图7所示。这种栅控能带间隧穿效应使得这种半浮栅管能在较低工作电压（2V）下达到高速写的功能（1.3ns）。其优点是工作电压明显低于浮栅MOSFET，速度也能够与六管单元的SRAM相媲美。但是，由于这种结构是基于体硅技术，因此，这种半浮栅管可缩放性受到限制，寄生电容也较大，此外，这种半浮栅管受短沟道效应和衬偏效应影响严重，因此漏功耗较大。
专利（CN101174648A）公开了一种晶体管及存储单元阵列，一形成在一具有一顶部表面的半导体衬底中的晶体管,包括:第一以及第二源极/漏极区域;一连接所述第一以及第二源极/漏极区域的沟道;一用以控制在所述沟道中流动的一电流的栅极电极。所述沟道包括一山脊状的一类鳍状部分,且所述山脊具有一顶侧以及两个侧向侧边,在其剖面中垂直于一连接所述第一以及第二源极/漏极区域的线所限定的一方向。所述栅极电极包围所述沟道的所述顶侧以及所述两个侧向侧边。
专利（CN101828233A）公开了一种利用两个选通晶体管的多值 存储器存储，包括并联布置的第一和第二选通晶体管，所述第一和第二选通晶体管分别具有耦合至存储元件的第一和第二节点；以及感测电路，分别耦合至第一和第二选通晶体管的第三和第四节点，以感测存储器单元的存储电压。
上述两个专利并未减少可缩放性受到的限制，不能减小寄生电容，并且短沟道效应和衬偏效应影响严重，漏功耗较大。
发明内容
鉴于上述问题，本发明提供一种存储器单元结构。
本发明解决技术问题所采用的技术方案为：
一种存储器单元结构，所述存储器单元结构包括：
一SOI晶圆，包括一底部衬底和位于底部衬底之上的掩埋层及包括掩埋层上方的半导体层；
包含有半浮栅的栅极结构，所述栅极结构设置于所述半导体层的上方；
其中，所述半导体层中设置有第一掺杂区、第二掺杂区、沟道区和反型掺杂区，且该半浮栅与所述反型掺杂区接触。
优选的，所述栅极结构还包括第一栅氧层、第二栅氧层和栅极；
所述第一栅氧层覆盖所述沟道区，所述半浮栅覆盖所述第一栅氧层的表面，且该半浮栅的一端与所述反型掺杂区接触，所述第二栅氧层覆盖所述半浮栅的表面及部分所述第二掺杂区的表面，所述栅极位于所述第二栅氧层的上表面，所述存储器单元结构内嵌TFET。
优选的，所述第一掺杂区和所述第二掺杂区中均设置有轻掺杂区和重掺杂区；所述第一掺杂区的重掺杂区为源极，所述第二掺杂区的重掺杂区为漏极；
所述第一栅氧层覆盖所述第一掺杂区中重掺杂的部分表面并延伸至所述反型掺杂区的部分表面，而所述半浮栅覆盖所述第二掺杂区中所述反型掺杂区所在的所述半导体层的部分表面；所述第二栅氧层覆盖所述第二掺杂区中重掺杂区的所述半导体层部分表面。
优选的，所述存储器单元结构为N型，即所述源极和所述漏极为N型掺杂，所述半浮栅为P+型掺杂，所述N型掺杂的漏极与所述P+型掺杂的半浮栅的接触面为PN结，所述半浮栅是由所述PN结形成的。
优选的，所述存储器单元结构为P型，即所述源极和所述漏极为P型掺杂，所述半浮栅为N+型掺杂，所述P型掺杂的漏极与所述N+型掺杂的半浮栅的接触面为PN结，所述半浮栅是由所述PN结形成的。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为新型晶体管研究趋势图；
图2为三门晶体管的三维立体图和剖面图；
图3为多栅晶体管（Finfet）三维图与剖面图；
图4为III-V族技术制造的QWFET场效应管示意图；
图5为隧道场效应晶体管（TFET）示意图；
图6为TFET与MOSFET载流子传输的区别示意图；
图7为基于体硅技术的半浮栅晶体管结构示意图；
图8为本发明的一种存储器结构示意图；
图9为本发明的一种存储器结构符号示意图；
图10为本发明的一种存储器结构写数据偏置图；
图11为本发明的一种存储器结构读数据漏极电流图；
图12为本发明的一种存储器结构为P型时的示意图；
图13为本发明构成的DRAM存储器阵列示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，显然，所描述的实例仅仅是本发明一部分实例，而不是全部的实例。基于本发明汇总的实例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有实例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实例及实例中的特征可以相互自由组合。
一种存储器单元结构，包括：
一SOI晶圆，包括一底部衬底和位于底部衬底之上的掩埋层及包括掩埋层上方的半导体层；
包含有半浮栅的栅极结构，所述栅极结构设置于所述半导体层的 上方；
其中，所述半导体层中设置有第一掺杂区、第二掺杂区、沟道区和反型掺杂区，所述半浮栅位于所述沟道区的上方，且该半浮栅与所述反型掺杂区接触。；其中，本发明的存储器单元结构是在绝缘体上硅（SOI晶圆）上形成的，采用绝缘体上硅（SOI晶圆）可以实现集成电路中元器件的介质隔离，彻底消除了体硅（CMOS）电路中的寄生闩锁效应。此外，本发明提出的存储器单元结构还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。本发明提出的存储器单元结构在用来构建存储电路时，具有工作电压低、功耗小、读取速度快等优点，满足性能要求，并可有效解决传统DRAM功耗和可缩放性的问题。
下面结合具体实施例对本发明进行详细说明。
实施例1
如图8所示的本发明的实例是一种存储器单元结构，包括：
一SOI晶圆，包括一底部衬底12和位于底部衬底12之上的掩埋层13及包括掩埋层13上方的半导体层14，其中，所述半导体层14中设置有第一掺杂区23、第二掺杂区24、沟道区26和反型掺杂区20；其中，所述第一掺杂区23的重掺杂区为源极15，所述第二掺杂区24的重掺杂区为漏极21。
所述存储器单元结构还包含有半浮栅17的栅极结构，所述栅极结构设置于所述半导体层14的上方；所述栅极结构还包括第一栅氧层16、第二栅氧层18和栅极19；所述第一栅氧层16覆盖所述部分半导 体层14，所述半浮栅17覆盖所述第一栅氧层16的表面，且该半浮栅17的一端与所述反型掺杂区20接触，所述第二栅氧层18覆盖所述半浮栅17的表面及部分所述第二掺杂区24的表面，所述栅极19位于所述第二栅氧层18的上表面，所述存储器单元结构内嵌TFET22。
其中，第一栅氧层16覆盖部分第一掺杂区23、沟道区26和部分第二掺杂区24的半导体层14的上方；所述半浮栅17位于所述第一栅氧层16的上方并延伸至位于所述反型掺杂区20暴露的部分半导体层14的上方，所述第二栅氧层18在所述半浮栅17的上方及其一侧的侧壁上，且该第二栅氧层18还位于剩余的位于所述第二掺杂区24中重掺杂区21的半导体层14的上方；其中，所述半浮栅17是由半浮栅17与漏极21之间的PN结形成的，所述漏极21与所述半浮栅17的接触面即为PN结也就是反型掺杂区20所在的位置；
进一步的，所述存储器单元结构可以为N型或P型，当所述存储器单元结构为N型时，如图8所示，所述源极15和所述漏极21为N型掺杂，所述半浮栅17为P+掺杂；当所述存储器单元结构为P型时，如图12所示，所述源极15和所述漏极21为P型掺杂，所述半浮栅17为N+掺杂。
进一步的，将上述结构的主要技术特征及其连接方式简化后，可形成如图9所示的结构符号示意图，其中，S代表源极15，D代表漏极21，G代表栅极也就是栅极层19，FG代表半浮栅17。如图9所示的存储器单元结构能够工作在低电压下(如低于2V)，阈值电压摆幅可超过3V，写入数据的速度在纳秒级，此外，如图9所示的存储器单元 结构还能够用来形成不同存储器件，例如SRAM和DRAM，大大减小存储单元面积和功耗，并且在速度上能够与SRAM相媲美。如图9所示的存储器单元结构的存储原理如图10(该图10是以图10中所示的虚线为界线划分为图10-A和图10-B，位于上述虚线左侧(a)部分的图形为图10-A，位于上述虚线右侧(b)部分的图形为图10-B，该图10-A表示实施例1中存储器单元结构写入“1”时的偏置图，图10-B为存储器单元结构写入“0”时的偏置图)所示，以存储器单元结构为N型为例(当存储器单元结构为P型时，也可达到如下所述的技术效果，原理类似)：
当写入“1”时，如图10-A和图8所示，控制栅极19电平为负电压（如VG=-1.5V），漏极21电压（简称漏电压）为正向偏置（如VD=1.5V），由此可得栅极19电压（简称栅压）为负电位。在内嵌的TFET22中，由于栅压为负电位，导致在部分沟道区即漏极的扩展区形成P+反型掺杂区20。而此时漏电压为正向偏置，P+反型掺杂区20和N+漏极21中电子产生隧穿效应，电子由P+沟道区26隧穿至N+漏极21，产生电流方向为漏极21流向半浮栅17，电流方向如图10-B中的箭头方向所示，而流入TFET22中的电流使得半浮栅17（FG）的电势（VFG）升高，能带发生移动，由于电容耦合效应，引起存储管单元结构的阈值电压下降，从而存储数据“1”。
当写入“0”时，如图10-B和图8所示，控制栅极19电平为正向偏置（如VG=1.5V），漏电压为负向偏置（VD=-1.5V）。在内嵌的TFET22中，半浮栅17（P+型）与漏极21扩展区（Ｎ型）均正向偏置，电子由漏极21扩展区（Ｎ型）流向半浮栅17（P+型），产生电流方向为由半 浮栅17流向漏极21扩展区，电流方向如图10-B中的箭头方向所示，使得半浮栅17的电容开始放电，由于电容耦合效应，引起存储管单元结构的阈值电压上升，从而储存数据“0”。
由于不同的阈值电压会直接导致存储器单元结构导通和关闭，因而可以通过在栅极19施加偏压的方法读取存储器单元结构存储的数据。如图11所示的图表，表现了不同栅压对于存储“0”和存储“1”的存储器单元结构的漏极21电流的大小，具体表现为：
存储器单元结构存储的数据为“1”的状态下，当栅压为某个负电压时，存储器单元结构即可导通；当存储器单元结构存储的数据为“0”的状态下，当栅压达到某个正电压时，存储器单元结构即可导通。当给所有的存储器单元结构同一栅压（例如0V）时（所述同一栅压也可为一正电压，例如1V），可通过检测不同存储器单元结构的漏极21电流的方法，读出存储器单元结构所存储的状态。
由上述过程可看出这种读取数据的过程是非破坏性的。此外，在保持数据时，由于半浮栅17是浮动的，只需要栅极19、源极15和漏极21均处在最低电位，那么漏极21电流将会变得很小，且功耗也会变得非常低。
下面举一具体实例进一步阐述用本发明的存储器单元结构构成的存储器阵列。
实例2
本发明的存储器单元结构构成的DRAM存储器阵列如图13所示。该存储器阵列有若干行和若干列，其连接方式为：在所述若干行的每 行中，将存储器单元结构的栅极19连接在一起，构成存储器阵列的字线WL；在所述若干列的每列中，将存储器单元结构的漏极21连接在一起，构成存储器阵列的位线BL，并且每条位线BL都与检测放大器25相连，检测读取的漏极21电流。
由上述连接方式连接后，可实现如下功能：
若向某个存储器单元结构存储数据，如果存储的数据为“0”，那么将该存储器单元结构所在的位线BL即存储器单元结构的漏极21设置为负偏置（例如-1.5V），而将该存储器单元结构所在的字线WL即存储器单元结构的栅极19设置为正偏置（例如1.5V）；如果存储的数据为“1”，那么将该存储器单元结构所在的位线BL设置为正偏置（例如1.5V），而将该存储器单元结构所在的字线WL设置为负偏置（例如-1.5V）。
若要读出某个存储器单元结构的数据，则将该存储器单元结构所在的位线BL设置为正偏置（例如1V），将该存储器单元结构所在的字线WL设置为某一特定电压（例如0V），然后通过检测放大器25检测漏极21电流的方法，读出存储器单元结构所存储的状态：如果所检测的电流非常小，逼近于0（例如100nA）可将其视为零，那么该存储器单元结构所存储的数据为“0”；如果所检测的电流为一较高值（例如2uA），那么该所存储器单元结构所存储的数据为“1”；
若该存储器单元结构处于保持数据的状态，那么所有字线WL和位线BL均处于最低电位。
上述功能就是完整的存储器阵列实现存储功能的全过程。众所周 知，动态随机存储器（DRAM）基本存储单元为1个电容和1个晶体管。由于电容泄露电荷很厉害，所以不得不定期刷新。此外，由于电容的可缩放性差，因此随着特征尺寸不断降低，DRAM的性能将变差，并且成本也会上升，而本发明的存储器单元结构将有效解决传统DRAM功耗和可缩放性的问题。
综上所述，本发明提出的存储器单元结构，在半导体层14和底部衬底12之间引入了一层掩埋层13，优选的可为埋入式氧化物（BOX），相比如图7所示的体硅半浮栅管结构，彻底消除了体硅（CMOS）电路中的寄生闩锁效应。此外，本发明提出的存储器单元结构还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。本发明提出的存储器单元结构在用来构建存储电路时，具有工作电压低、功耗小、读取速度快等优点，满足性能要求，并可有效解决传统DRAM功耗和可缩放性的问题。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (5)
1.一种存储器单元结构，其特征在于，所述存储器单元结构包括：
一SOI晶圆，包括一底部衬底和位于底部衬底之上的掩埋层及包括掩埋层上方的半导体层；
包含有半浮栅的栅极结构，所述栅极结构设置于所述半导体层的上方；
其中，所述半导体层中设置有第一掺杂区、第二掺杂区、沟道区和反型掺杂区，且该半浮栅与所述反型掺杂区接触。
2.如权利要求1所述的存储器单元结构，其特征在于，所述栅极结构还包括第一栅氧层、第二栅氧层和栅极；
所述第一栅氧层覆盖所述沟道区，所述半浮栅覆盖所述第一栅氧层的表面，且该半浮栅的一端与所述反型掺杂区接触，所述第二栅氧层覆盖所述半浮栅的表面及部分所述第二掺杂区的表面，所述栅极位于所述第二栅氧层的上表面，所述存储器单元结构内嵌TFET。
3.如权利要求2所述的存储器单元结构，其特征在于，所述第一掺杂区和所述第二掺杂区中均设置有轻掺杂区和重掺杂区；所述第一掺杂区的重掺杂区为源极，所述第二掺杂区的重掺杂区为漏极；
所述第一栅氧层覆盖所述第一掺杂区中重掺杂的部分表面并延伸至所述反型掺杂区的部分表面，而所述半浮栅覆盖所述第二掺杂区中所述反型掺杂区所在的所述半导体层的部分表面；所述第二栅氧层覆盖所述第二掺杂区中重掺杂区的所述半导体层部分表面。
4.如权利要求3所述的存储器单元结构，其特征在于，所述存储器单元结构为N型，即所述源极和所述漏极为N型掺杂，所述半浮栅为P+型掺杂，所述N型掺杂的漏极与所述P+型掺杂的半浮栅的接触面为PN结，所述半浮栅是由所述PN结形成的。
5.如权利要求3所述的存储器单元结构，其特征在于，所述存储器单元结构为P型，即所述源极和所述漏极为P型掺杂，所述半浮栅为N+型掺杂，所述P型掺杂的漏极与所述N+型掺杂的半浮栅的接触面为PN结，所述半浮栅是由所述PN结形成的。
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