CN103902930B - 基于环形振荡器的物理不可克隆函数电路结构 - Google Patents

Abstract

本发明公开了一种基于环形振荡器的物理不可克隆函数电路结构，包括P+1个结构相同的频率可调环形振荡器、P+1个长度为M位的计数器、一个长度为M位的比较器、长度为N位的挑战寄存器A、长度为M位的挑战寄存器B以及一个系统使能与门，每个频率可调环形振荡器均与用于调节其频率的挑战寄存器A连接，其信号输入端均与系统使能与门的信号输出端连接，其信号输出端均与一计数器的信号输入端连接；计数器0为控制计数器，其输出端与比较器的反相输入端连接，计数器1~P的P个输出端为响应值输出端；比较器的正相输入端与挑战寄存器B连接，其输出端与系统使能与门的信号输入端连接，系统使能与门的信号输入端还与系统使能信号连接。

Description

基于环形振荡器的物理不可克隆函数电路结构

技术领域

本发明涉及一种物理不可克隆函数电路结构，具体涉及一种基于环形振荡器的物理不可克隆函数电路结构。

背景技术

随着信息技术的发展与普及，人们生活的方方面面都在向网络化、智能化方向发展，社会生活中的各种活动也越来越多地采用电子系统来实现，身份证、护照电子化，金融交易电子化。与此同时，智能卡、USBKey等实现密码算法的电路也日益广泛，这些密码设备越来越多地承载着个人和商业机密信息。

另一方面，芯片破解技术的发展，对应用于信息安全领域的芯片造成了极大的威胁。物理攻击属于传统的侵入式芯片破解技术，即破坏掉芯片的封装，并利用探针或显微镜获取芯片内部的关键信息。近年来出现的功耗分析技术属于非入侵式攻击，不需要破坏芯片，只是通过测量芯片电源引脚上泄露的功耗信息，将其采样成为若干条功耗轨迹曲线，再通过某些算法来分析芯片采用的信息安全算法以及密钥。目前国内外很多科研机构与芯片设计公司展开了对功耗分析技术的研究，利用最先进的功耗分析技术，可以在几秒内破解算法密钥。在这种形势下，信息安全芯片的设计需采用系统性的安全措施，即在芯片运行的各个环节、各个部分采取有针对性的防护措施，以抵抗多种可能的芯片攻击。国外有些高安全等级的芯片，在一款芯片上同时采用上百种先进的安全技术，以保护用户信息的安全。

面对信息安全领域的各种威胁，各国政府与行业机构都提出了各自的信息安全产品评估制度，例如欧洲的Common Criteria认证、国际EMV组织的EMVCo认证等，以保证进入信息安全市场的芯片产品具备足够的安全能力。这些认证促进了整个行业的信息安全技术水平，但也给各设备提供商设置了技术门槛，只有具备足够技术水平的公司，才能进入信息安全产品市场。

物理不可克隆函数（PUF）是近年来学术界的研究热点，正处在向产业界的进入阶段，NXP公司已成功地将PUF技术应用于智能卡芯片，并通过CC EAL6+认证。PUF虽然可以通过芯片上各种物理量、各种形式来实现，但其实现效率有很大差别，目前主流的PUF有以下几类：

1.基于SRAM的PUF，该类型PUF利用SRAM存储单元在上电时刻的随机性，由于制造工艺上存在的微小偏差，某一存储单元在上电瞬间可能随机地进入“0”或“1”状态，这种随机性上电值经提取处理后可作为PUF的响应。

2.基于环振的PUF，该类型PUF利用多个反相器环构成的振荡器来实现，多个被设计成同样阶数的环振，由于制造工艺上存在的微小偏差，会导致在实际芯片上的振荡频率产生偏差，而这种偏差经提取处理后可作为PUF的响应。

3.基于延时链的PUF，该类型PUF利用逻辑单元以及金属线的延时差异来实现，两条理论上延时应相同的延时链，由于制造工艺上存在的微小偏差，会导致在实际芯片上的延时存在差异，这种差异经提取处理后可作为PUF的响应。

现基于环振的PUF一般采用基于固定频率环形振荡器的PUF结构，如图1所示，这种PUF由以下部分构成：P个频率固定的环形振荡器、1个P选2数据选择器、2个计数器、1个比较器。使能信号对各环振进行开启-关断控制，挑战信号用于从P个环振的输出信号中选出2个，选出的2个环振输出信号分别进入两个计数器进行计数，经过一定时间段后，停止计数，然后比较两个计数值的大小，通过判断其大小输出一个响应位’0’或’1’。

采用固定频率环振的PUF方案主要有两个缺点。第一，各环振的振荡频率是固定的，挑战信号只是从P个环振输出中选出2个来做比较，系统的随机性不够高，容易被建模攻击；第二，两个环振仅通过输出通过比较来决定响应位，这种判断方式忽略了一些频率信息，即没有利用频率差值的幅度，仅利用了其大小。

发明内容

本发明提供了一种系统随机性高的基于环形振荡器的物理不可克隆函数电路结构。

本发明采用的技术方案是：

基于环形振荡器的物理不可克隆函数电路结构，包括P+1个结构相同的频率可调环形振荡器、P+1个长度为M位的计数器、一个长度为M位的比较器、长度为N位的挑战寄存器A、长度为M位的挑战寄存器B以及一个用作使能控制的系统使能与门，

每个所述频率可调环形振荡器均与用于调节其频率的挑战寄存器A连接，其信号输入端均与系统使能与门的信号输出端连接，其信号输出端均与一计数器的信号输入端连接；

计数器0为控制计数器，其输出端与比较器的反相输入端连接，计数器1~P的P个输出端为响应值输出端；

所述比较器的正相输入端与挑战寄存器B连接，其输出端与系统使能与门的信号输入端连接，系统使能与门的信号输入端还与系统使能信号连接。

进一步，所述频率可调环形振荡器包括使能与门、反相器和受控可变延时链，所述使能与门的信号输入端分别与系统使能与门的信号输出端、受控可变延时链的信号输出端连接，所述使能与门的信号输出端与反相器的输入端连接，所述反相器的输出端与受控可变延时链的信号输入端连接，所述受控可变延时链还与输出控制信号给其的挑战寄存器A连接，所述受控可变延时链的信号输出端与计数器的信号输入端连接。

进一步，所述受控可变延时链是由N个延时节点串联连接形成，第一个延时节点的输入端是受控可变延时链的信号输入端，第N个延时节点的输出端是受控可变延时链的信号输出端，每个所述延时节点上均设有一调整输入信号的延时时间的控制位，每个所述控制位均与产生控制信号给其的挑战寄存器A连接。

进一步，所述延时节点包括与输入信号连接的上路径和下路径，所述上路径由P个缓冲器与1个上开关构成，所述下路径由Q个缓冲器与1个下开关构成，其中P、Q为正整数且P≠Q，所述上开关的控制信号与控制位连接，所述下开关的控制信号与取反后的控制位连接，所述上开关和下开关的输出端分别与输出信号的输出或门的两个输入端连接。

进一步，所述上开关和下开关是一与门。

本发明的工作原理是：每次配置挑战寄存器A的挑战A与挑战寄存器B的挑战B、计数器清零、开启频率可调环形振荡器、比较器输出’0’、关闭频率可调环形振荡器、读取计数器1~计数器P的过程称为一个响应提取周期。在每一个响应提取周期内，挑战A控制各频率可调环形振荡器的振荡频率，挑战B作为计数器0的计数比较值，当计数器0递增到大于挑战B时，通过系统使能与门停止各频率可调环形振荡器的振荡状态，然后将计数器1~计数器P的计数值输出作为原始响应，原始响应经分段提取后，得到最终的有效响应。

本发明的有益效果：环振的振荡频率可调、系统随机性高，结构合理简单。本发明可有效避免芯片设计过程中引入的不确定性对PUF性能的影响。本发明结构通过各环振频率差值提取响应（精确的差值大小），而不是通过各环振频率的比较值（大于或小于）来提取响应，该方案可彻底避免后端布线过程中引入的固定频率偏差。现有的基于环振的PUF方案，要求在设计中保证各环振频率的一致性，这一点在实际的芯片设计中很难做到；而本发明提出的新型方案，是通过比较各环振间的频率差值来提取响应，该方案不依赖于设计过程中各环振频率的一致性，实际上各环振的固有频率（后端布线后估算的振荡频率）即使有较大差别，也不影响该方案的性能。

附图说明

图1是现有固定频率环振结构的PUF的电路图。

图2是本发明的电路结构示意图。

图3是本发明的频率可调环形振荡器的结构示意图。

图4是本发明的受控可变延时链的结构示意图。

图5是本发明的计数器1~P的长度为M 的计数值示意图。

图6是本发明的延时节点的结构示意图。

具体实施方式

下面结合具体实施例来对本发明进行进一步说明，但并不将本发明局限于这些具体实施方式。本领域技术人员应该认识到，本发明涵盖了权利要求书范围内所可能包括的所有备选方案、改进方案和等效方案。

参照图2-4，基于环形振荡器的物理不可克隆函数电路结构，包括P+1个结构相同的频率可调环形振荡器、P+1个长度为M位的计数器、一个长度为M位的比较器、长度为N位的挑战寄存器A、长度为M位的挑战寄存器B、以及一个用作使能控制的系统使能与门，

每个所述频率可调环形振荡器均与用于调节其频率的挑战寄存器A连接，其信号输入端均与系统使能与门的信号输出端连接，其信号输出端均与一计数器的信号输入端连接；

计数器0为控制计数器，其输出端与比较器的反相输入端连接，计数器1~P的P个输出端为响应值输出端；

所述比较器的正相输入端与挑战寄存器B连接，其输出端与系统使能与门的信号输入端连接，系统使能与门的信号输入端还与系统使能信号连接。

所述频率可调环形振荡器包括使能与门、反相器和受控可变延时链，所述使能与门的信号输入端分别与系统使能与门的信号输出端、受控可变延时链的信号输出端连接，所述使能与门的信号输出端与反相器的输入端连接，所述反相器的输出端与受控可变延时链的信号输入端连接，所述受控可变延时链还与输出控制信号给其的挑战寄存器A连接，所述受控可变延时链的信号输出端与计数器的信号输入端连接。

所述受控可变延时链是由N个延时节点串联连接形成，第一个延时节点的输入端是受控可变延时链的信号输入端，第N个延时节点的输出端是受控可变延时链的信号输出端，每个所述延时节点上均设有一调整输入信号的延时时间的控制位，每个所述控制位均与产生控制信号给其的挑战寄存器A连接。

所述延时节点包括与输入信号连接的上路径和下路径，所述上路径由P个缓冲器与1个上开关构成，所述下路径由Q个缓冲器与1个下开关构成，其中P、Q为正整数且P≠Q，所述上开关的控制信号与控制位连接，所述下开关的控制信号与取反后的控制位连接，所述上开关和下开关的输出端分别与输出信号的输出或门的两个输入端连接。

所述上开关和下开关是一与门。

本发明的工作原理是：每次配置挑战寄存器A的挑战A与挑战寄存器B的挑战B、计数器清零、开启频率可调环形振荡器、比较器输出’0’、关闭频率可调环形振荡器、读取计数器1~计数器P的过程称为一个响应提取周期。在每一个响应提取周期内，挑战A控制各频率可调环形振荡器的振荡频率，挑战B作为计数器0的计数比较值，当计数器0递增到大于挑战B时，通过系统使能与门停止各频率可调环形振荡器的振荡状态，然后将计数器1~计数器P的计数值输出作为原始响应，原始响应经分段提取后，得到最终的有效响应。

本发明的具体工作流程如下：

1.将长度N位的挑战A写入挑战寄存器A，将长度M位的挑战B写入挑战寄存器B；

2.将所有计数器清零，此时比较器的输出为’1’，然后将系统使能信号置为’1’，此时与门的输出为’1’，ROPUF（Ring-Oscillator PUF）进入工作状态；

3.挑战A的N位信号同时连接到P+1个频率可调环形振荡器的控制位，各频率可调环形振荡器的振荡频率被挑战A调节到某一稳定频率，持续输出方波（即循环不断的’0’到’1’的跳变以及’1’到’0’的跳变），虽然各频率可调环形振荡器的内部结构完全相同，与其连接的挑战A也完全相同，但由于后端布线时引入的固定偏差以及芯片制造时引入的随机工艺偏差，实际上各频率可调环形振荡器的振荡频率存在一定差别；

4.P+1个计数器同时对相应的P+1个频率可调环形振荡器计数，每次频率可调环形振荡器输出一个上升沿，计数器的值加1，其中计数器0作为控制计数器，它的计数值从0开始递增，并与挑战寄存器B中的挑战B相比较，当计数器0的值大于挑战B时，比较器输出’0’，从而使能与门的输出为’0’，所有频率可调环形振荡器停止振荡；

5.所有频率可调环形振荡器停止振荡后，将系统使能信号置为’0’，计数器1~P的计数值输出（响应1~响应P）作为原始响应；

6.原始响应经分段提取后，得到最终的有效响应。

其中频率可调环形振荡器中的使能与门对振荡器的工作状态进行控制，当使能信号为’0’时，使能与门的输出始终为’0’， 频率可调环形振荡器处于静态；当使能信号为’1’时，受控可变延时链的输出信号可以通过使能与门传输，经反相器取反后，再输入到受控可变延时链的输入端，如此反复，在受控可变延时链的输出端输出一定频率的方波信号，方波信号的频率由受控可变延时链的N位控制信号决定。长度为N的受控可变延时链包含N个延时节点（N>0），并具有1个输入信号，一个输出信号，以及N个控制位。受控可变延时链的输入连接到第一个延时节点的输入端，延时节点1的输出信号作为延时节点2的输入信号，以此类推，后续延时节点的输出信号作为下一级延时节点的输入信号，最后一个延时节点的输出作为受控可变延时链的输出。N个控制位分别连接到N个延时节点。受控可变延时链只起到在控制值的作用下对输入信号施加延时的作用，并不改变信号的逻辑值。延时节点通过控制位的取值对输入信号施加不同的延时，当控制位为’1’时，输入信号经过下路径传输，对输入信号施加延时d1后输出，而当控制位为’0’时，输入信号经过上路径传输，对输入信号施加延时d0后输出（d1 ≠ d0）。

图6给出延时节点的一种具体实现方式，延时节点内部通过缓冲器构成两条延时不同的路径，其中上路径由P个缓冲器与1个与门构成，下路径由Q个缓冲器与1个与门构成（其中P、Q为正整数且P≠Q）。控制位直接做为上路径的开关控制信号，控制位取反后作为下路径的开关控制信号。当控制位为’0’时，作为上开关的与门输出被固定为’0’，即上开关被关闭，此时做为下开关的与门输出与输入信号相同的逻辑值，即下开关被开启。当控制位为’1’时，作为下开关的与门输出被固定为’0’，即下开关被关闭，此时做为上开关的与门输出与输入信号相同的逻辑值，即上开关被开启。这样当控制位取值不同时，上开关与下开关只有一个开启，并通过一个或门输出，由于上、下两条路径包含的缓冲器个数不同，其对输入信号的延时也不同，即起到根据控制位的取值对输入信号施加不同延时的目的。

每次配置挑战A与挑战B、计数器清零、开启频率可调环形振荡器、比较器输出’0’、关闭频率可调环形振荡器、读取计数器1~计数器P的过程称为一个响应提取周期。每一个响应提取周期内的挑战A、挑战B与相应的计数器（1~P）输出作为一组“挑战-响应”对。原始响应（计数器1~计数器P的计数值）输出后，还需经过有效位提取，得到最终的有效响应，提取方法如图5所示：

对于某一计数器（1~P），将长度为M位的计数值分为3段：高段I位、中段J位、低段K位（I、J、K为正整数且满足I+J+K=M）。由于各环振在不同芯片上的振荡频率差别在一定较小范围内，在挑战A、挑战B相同的情况下，相应计数值的最高I位基本相同，不能体现响应的随机性，所以被丢弃掉。各计数值的最低K位由于芯片内存在电压、温度等环境变化，其体现的是芯片环境的随机性，而不是固定的制造工艺偏差的随机性，所以对于PUF来说没有使用意义，也被丢弃掉。计数值的中间J位可以体现出制造工艺偏差的随机性，但又基本不会受到芯片内电压、温度等环境变化的影响，所以可被提取出作为ROPUF的有效响应位。每个计数值的有效响应（中间J位）经过合并，即可得到ROPUF的整体有效响应。具体I、J、K的取值，需根据实际的测试数据来决定。

Claims (5)

1.基于环形振荡器的物理不可克隆函数电路结构，其特征在于：包括P+1个结构相同的频率可调环形振荡器、P+1个长度为M位的计数器、一个长度为M位的比较器、长度为N位的挑战寄存器A、长度为M位的挑战寄存器B以及一个用作使能控制的系统使能与门，

每个所述频率可调环形振荡器均与用于调节其频率的挑战寄存器A连接，其信号输入端均与系统使能与门的信号输出端连接，其信号输出端均与一计数器的信号输入端连接；

计数器0为控制计数器，其输出端与比较器的反相输入端连接，计数器1~P的P个输出端为响应值输出端；

所述比较器的正相输入端与挑战寄存器B连接，其输出端与系统使能与门的信号输入端连接，系统使能与门的信号输入端还与系统使能信号连接。

2.根据权利要求1所述的基于环形振荡器的物理不可克隆函数电路结构，其特征在于：所述频率可调环形振荡器包括使能与门、反相器和受控可变延时链，所述使能与门的信号输入端分别与系统使能与门的信号输出端、受控可变延时链的信号输出端连接，所述使能与门的信号输出端与反相器的输入端连接，所述反相器的输出端与受控可变延时链的信号输入端连接，所述受控可变延时链还与输出控制信号给其的挑战寄存器A连接，所述受控可变延时链的信号输出端与计数器的信号输入端连接。

3.根据权利要求2所述的基于环形振荡器的物理不可克隆函数电路结构，其特征在于：所述受控可变延时链是由N个延时节点串联连接形成，第一个延时节点的输入端是受控可变延时链的信号输入端，第N个延时节点的输出端是受控可变延时链的信号输出端，每个所述延时节点上均设有一调整输入信号的延时时间的控制位，每个所述控制位均与产生控制信号给其的挑战寄存器A连接。

4.根据权利要求3所述的基于环形振荡器的物理不可克隆函数电路结构，其特征在于：所述延时节点包括与输入信号连接的上路径和下路径，所述上路径由P个缓冲器与1个上开关构成，所述下路径由Q个缓冲器与1个下开关构成，其中P、Q为正整数且P≠Q，所述上开关的控制信号与控制位连接，所述下开关的控制信号与取反后的控制位连接，所述上开关和下开关的输出端分别与输出信号的输出或门的两个输入端连接。

5.根据权利要求4所述的基于环形振荡器的物理不可克隆函数电路结构，其特征在于：所述上开关和下开关是一与门。