CN103873031B - 非时钟触发寄存器 - Google Patents

Abstract

本发明公开了一种非时钟触发寄存器，其包括：锁存器，其包括有输入端、输出端和控制端，在控制端为第一逻辑电平时，所述输入端的数据信号被传输至所述输出端，在所述控制端为第二逻辑电平时，所述锁存器的输出端输出的数据信号保持不变；触发电路，其包括接收请求信号的请求输入端、接收响应信号的响应输入端和与所述锁存器的控制端相连的输出端，在所述请求信号为有效且所述响应信号为无效时，所述触发电路输出第一逻辑电平，在所述请求信号为无效且所述响应信号为有效时，所述触发电路输出第二逻辑电平。本发明使用一组握手信号代替时钟信号，并且在此基础上设计了基于握手信号的非时钟触发寄存器，以消除时序电路的一系列缺点。

Description

非时钟触发寄存器

【技术领域】

本发明涉及电子领域，特别涉及一种非时钟触发寄存器。

【背景技术】

目前最广泛的数字电路设计是基于时钟触发的寄存器（即DFlip-Flop）所构建的时序电路，其常用使用方式如图1所示，是由一系列由时钟控制的寄存器以及组合逻辑组成。时钟触发寄存器逻辑比较简单直接，也与工业界标准结合较好，但是即使寄存器值不发生变化，由于时钟的翻转，依然会造成功耗，同时，以时钟触发寄存器构建的时序电路的工作速度完全由时钟决定，当逻辑电路的工作速度远高于时钟速度，则相当于降低了电路处理信号的速度，如果逻辑电路的工作速度比时钟速度慢，则造成时序错误（timingviolation）。

有必要提出一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种非时钟触发寄存器，其完全摒弃了时钟信号，其使用一组握手信号代替时钟信号，并且在此基础上设计了基于握手信号的非时钟触发寄存器，以消除时序电路的一系列缺点。

为了实现上述目的，本发明公开了一种非时钟触发寄存器，其包括：锁存器，其包括有输入端、输出端和控制端，在控制端为第一逻辑电平时，所述输入端的数据信号被传输至所述输出端，在所述控制端为第二逻辑电平时，所述锁存器的输出端输出的数据信号保持不变；触发电路，其包括接收请求信号的请求输入端、接收响应信号的响应输入端和与所述锁存器的控制端相连的输出端，在所述请求信号为有效且所述响应信号为无效时，所述触发电路输出第一逻辑电平，在所述请求信号为无效且所述响应信号为有效时，所述触发电路输出第二逻辑电平，其中在所述请求信号变为有效一段时间后，所述响应信号变为有效，在所述请求信号变为无效一段时间后，所述响应信号变为无效。

进一步的，所述请求信号变为无效后，所述响应信号才变为有效，所述请求信号和所述响应信号为脉冲信号。

进一步的，所述请求信号和所述响应信号均为高电平有效；或者，所述请求信号和所述响应信号均为低电平有效，第一逻辑电平为高电平和低电平中的一个，第二逻辑电平为高电平和低电平中的另一个。

进一步的，在所述请求信号的逻辑电平与所述响应信号的逻辑电平不同时，所述触发电路的输出端输出与所述请求信号相同的逻辑电平，在所述请求信号的逻辑电平与所述响应信号的逻辑电平相同时，所述触发电路的输出端输出的逻辑电平的状态不变，所述请求信号为脉冲信号，所述响应信号为基于所述请求信号形成的脉冲信号。

进一步的，所述触发电路包括逻辑模块和锁存模块，所述锁存模块包括接收所述请求信号的输入端、控制端和与所述锁存器的控制端连接的输出端，所述逻辑模块包括有接收所述请求信号的第一输入端、接收所述响应信号的第二输入端和与所述锁存模块的控制端相连的输出端，在所述请求信号的逻辑电平与所述响应信号的逻辑电平不同时，所述逻辑模块输出一个逻辑电平的信号以使得所述锁存模块的输出端输出与其输入端相同逻辑电平的信号，在所述请求信号的逻辑电平与所述响应信号的逻辑电平相同时，所述逻辑模块输出另一个逻辑电平的信号以使得所述锁存模块的输出端输出的逻辑电平的状态不变。

进一步的，所述逻辑模块包括非门和异或门，所述非门的输入端作为逻辑模块的第二输入端接收所述响应信号，所述非门的输出端连接所述异或门的一个输入端，所述异或门的另一个输入端作为逻辑模块的第一输入端接收所述请求信号，所述异或门的输出端作为逻辑模块的输出端连接所述锁存模块的控制端，所述锁存模块为第一多路选择器，第一多路选择器的第一输入端作为锁存模块的输入端接收所述请求信号，第一多路选择器的第二输入端连接其输出端，第一多路选择器的输出端作为所述锁存模块的输出端连接所述锁存器的控制端，第一多路选择器的选择端为所述锁存模块的控制端，所述锁存器为第二多路选择器，第二多路选择器的第二输入端接收所述请求信号，第二多路选择器的第一输入端连接其输出端，第二多路选择器的输出端作为所述锁存器的输出端，第二多路选择器的选择端为所述锁存器的控制端，在第一和第二多路选择器的选择端为第一逻辑电平时，第一和第二多路选择器会选择第二输入端的数据信号作为其输出端的输出信号，在第一和第二多路选择器的选择端为第二逻辑电平时，第一和第二多路选择器会选择第一输入端的数据信号作为其输出端的输出信号。

与现有技术相比，本发明完全摒弃了时钟信号，其使用一组握手信号（请求信号和响应信号）代替时钟信号，并且在此基础上设计了基于握手信号的非时钟触发寄存器，以消除时序电路的一系列缺点。

【附图说明】

下面结合附图和实例对本发明进一步说明。

图1是现有技术中基于时钟触发的寄存器的时序电路；

图2是本发明中的非时钟触发寄存器在一个实施例中的结构框图；

图3是本发明中的非时钟触发寄存器在一个更具体的实施例中的结构框图；

图4为图3中的非时钟触发寄存器的时序波形示意图。

具体实施方式

下面结合附图与实例对本发明做进一步说明。

此次所说明的附图是用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意实例及其说明用于解释本发明，并不构成对本发明的不当限定。

图2是本发明中的非时钟触发寄存器200在一个实施例中的结构框图。如图2所示，所述非时钟触发寄存器200包括锁存器210和触发电路220。

所述锁存器210包括有输入端、输出端和控制端。在控制端为第一逻辑电平时，所述输入端的数据信号被传输至所述输出端，此状态也可以被称为数据输入状态。在所述控制端为第二逻辑电平时，所述锁存器的输出端输出的数据信号保持不变，即保持在控制端为第一逻辑电平时所述锁存器的输出端输出的数据信号，此状态也可以被称为数据锁存状态。第一逻辑电平为高电平和低电平中的一个，第二逻辑电平为高电平和低电平中的另一个，比如第一逻辑电平为高电平，第二逻辑电平为低电平。

触发电路220包括接收请求信号的请求输入端、接收响应信号的响应输入端和与所述锁存器210的控制端相连的输出端。在所述请求信号为有效且所述响应信号为无效时，所述触发电路220输出第一逻辑电平，在所述请求信号为无效且所述响应信号为有效时，所述触发电路220输出第二逻辑电平。在所述请求信号变为有效一段时间后，所述响应信号变为有效，在所述请求信号变为无效一段时间后，所述响应信号变为无效。所述请求信号和所述响应信号均为高电平有效；或者，所述请求信号和所述响应信号均为低电平有效。

在一个优选的实施例中，所述请求信号变为无效后，所述响应信号才变为有效，所述请求信号和所述响应信号为脉冲信号(比如正脉冲信号)。具体的，所述请求信号为数据发送端发出的，其表示数据发送端有数据需要传送，所述响应信号是数据接收端发出的，其表示数据接收端已经做好了准备，所述请求信号和所述响应信号相当于数据发送端和数据接收端的握手信号。通常，所述请求信号是一个正脉冲信号，而所述响应信号是一个延后的正脉冲信号。

总结来讲，在所述请求信号为有效（脉冲时段为有效，其余为无效）且所述响应信号为无效时，所述触发电路200输出第一逻辑电平，所述锁存器210进入数据输入状态，在所述请求信号为无效且所述响应信号为有效时，所述触发电路220输出第二逻辑电平，所述锁存器210进入数据锁存状态。这样，其完全摒弃了时钟信号，其使用一组握手信号代替时钟信号，并且在此基础上设计了基于握手信号的非时钟触发寄存器，其完全可以替代现有的时钟触发的寄存器，从而可以消除时序电路的一系列缺点。

图3是本发明中的非时钟触发寄存器在一个更具体的实施例中的结构框图，其详细的显示了锁存器210和触发电路220的具体结构。

所述触发电路220可以实现如下逻辑：在所述请求信号的逻辑电平与所述响应信号的逻辑电平不同时，所述触发电路220的输出端输出与所述请求信号相同的逻辑电平，在所述请求信号的逻辑电平与所述响应信号的逻辑电平相同时，所述触发电路220的输出端输出的逻辑电平的状态不变。

如图3所示，所述触发电路220包括逻辑模块221和锁存模块222。所述锁存模块220包括接收所述请求信号REQ_IN的输入端、控制端和与所述锁存器210的控制端连接的输出端。所述逻辑模块221包括有接收所述请求信号的第一输入端、接收所述响应信号ACK_IN的第二输入端和与所述锁存模块222的控制端相连的输出端。在所述请求信号的逻辑电平与所述响应信号的逻辑电平不同时，所述逻辑模块221输出一个逻辑电平的信号以使得所述锁存模块222的输出端输出与其输入端（即请求信号）相同逻辑电平的信号。在所述请求信号的逻辑电平与所述响应信号的逻辑电平相同时，所述逻辑模块221输出另一个逻辑电平的信号以使得所述锁存模块222的输出端输出的逻辑电平的状态不变。

再次参看图3所示，所述逻辑模块221包括非门INV和异或门XOR，所述非门的输入端作为逻辑模块221的第二输入端接收所述响应信号，所述非门的输出端连接所述异或门的一个输入端，所述异或门的另一个输入端作为逻辑模块221的第一输入端接收所述请求信号，所述异或门的输出端作为逻辑模块221的输出端连接所述锁存模块222的控制端。

所述锁存模块222为第一多路选择器MUX1，第一多路选择器MUX1的第一输入端S0作为锁存模块222的输入端接收所述请求信号，第一多路选择器MUX1的第二输入端连接其输出端，第一多路选择器MUX1的输出端作为所述锁存模块222的输出端连接所述锁存器210的控制端，第一多路选择器MUX1的选择端SEL为所述锁存模块221的控制端。

所述锁存器210为第二多路选择器MUX2，第二多路选择器MUX2的第二输入端S1接收所述请求信号，第二多路选择器MUX2的第一输入端S0连接其输出端OUT，第二多路选择器MUX2的输出端作为所述锁存器210的输出端，第二多路选择器MUX2的选择端为所述锁存器210的控制端。

在第一多路选择器与第二多路选择器具有相同的逻辑，在多路选择器的选择端为第一逻辑电平时，多路选择器会选择第二输入端S1的数据信号作为其输出端的输出信号，在多路选择器的选择端为第二逻辑电平时，多路选择器会选择第一输入端S0的数据信号作为其输出端的输出信号。

在一个更为具体的实施例中，请求信号REQ_IN为正脉冲，响应信号ACK_IN为请求信号延迟后的正脉冲，第一逻辑电平为高电平。图4为图3中的非时钟触发寄存器的时序波形示意图，其示意出了请求信号REQ_IN，响应信号ACK_IN，逻辑模块221的输出XOR_OUT、锁存模块22的输出MUX1_OUT的时序波形示意图。如图4所示，在T1时间段时，REQ_IN和ACK_IN同为低电平，XOR_OUT为高，MUX1_OUT为低，此时锁存器210为数据锁存状态；在T2时间段，REQ_IN为高（高有效），ACK_IN为低，XOR_OUT变为低，MUX1_OUT变为高(与此时的REQ_IN相同)，此时锁存器210为数据输入状态；在T3时间段，REQ_IN和ACK_IN同为低电平，XOR_OUT为高，MUX1_OUT仍然持续高，锁存器210持续为数据输入状态；在T4时间段，REQ_IN为低，ACK_IN为高(高有效)，XOR_OUT再次变为低，MUX1_OUT变为低(与此时的REQ_IN相同)，此时锁存器210回到数据锁存状态。

上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (5)

1.一种非时钟触发寄存器，其特征在于：其包括：

锁存器，其包括有输入端、输出端和控制端，在控制端为第一逻辑电平时，所述输入端的数据信号被传输至所述输出端，在所述控制端为第二逻辑电平时，所述锁存器的输出端输出的数据信号保持不变；

触发电路，其包括接收请求信号的请求输入端、接收响应信号的响应输入端和与所述锁存器的控制端相连的输出端，在所述请求信号为有效且所述响应信号为无效时，所述触发电路输出第一逻辑电平，在所述请求信号为无效且所述响应信号为有效时，所述触发电路输出第二逻辑电平，

其中在所述请求信号变为有效一段时间后，所述响应信号变为有效，在所述请求信号变为无效一段时间后，所述响应信号变为无效，

所述触发电路包括逻辑模块和锁存模块，

所述锁存模块包括接收所述请求信号的输入端、控制端和与所述锁存器的控制端连接的输出端，所述逻辑模块包括有接收所述请求信号的第一输入端、接收所述响应信号的第二输入端和与所述锁存模块的控制端相连的输出端，

在所述请求信号的逻辑电平与所述响应信号的逻辑电平不同时，所述逻辑模块输出一个逻辑电平的信号以使得所述锁存模块的输出端输出与其输入端相同逻辑电平的信号，

在所述请求信号的逻辑电平与所述响应信号的逻辑电平相同时，所述逻辑模块输出另一个逻辑电平的信号以使得所述锁存模块的输出端输出的逻辑电平的状态不变。

2.如权利要求1所述的非时钟触发寄存器，其特征在于：所述请求信号变为无效后，所述响应信号才变为有效，所述请求信号和所述响应信号为脉冲信号。

3.如权利要求1所述的非时钟触发寄存器，其特征在于：所述请求信号和所述响应信号均为高电平有效；或者，所述请求信号和所述响应信号均为低电平有效，第一逻辑电平为高电平和低电平中的一个，第二逻辑电平为高电平和低电平中的另一个。

4.如权利要求1所述的非时钟触发寄存器，其特征在于：在所述请求信号的逻辑电平与所述响应信号的逻辑电平不同时，所述触发电路的输出端输出与所述请求信号相同的逻辑电平，在所述请求信号的逻辑电平与所述响应信号的逻辑电平相同时，所述触发电路的输出端输出的逻辑电平的状态不变，

所述请求信号为脉冲信号，所述响应信号为基于所述请求信号形成的脉冲信号。

5.如权利要求1所述的非时钟触发寄存器，其特征在于：

所述逻辑模块包括非门和异或门，所述非门的输入端作为逻辑模块的第二输入端接收所述响应信号，所述非门的输出端连接所述异或门的一个输入端，所述异或门的另一个输入端作为逻辑模块的第一输入端接收所述请求信号，所述异或门的输出端作为逻辑模块的输出端连接所述锁存模块的控制端，

所述锁存模块为第一多路选择器，第一多路选择器的第一输入端作为锁存模块的输入端接收所述请求信号，第一多路选择器的第二输入端连接其输出端，第一多路选择器的输出端作为所述锁存模块的输出端连接所述锁存器的控制端，第一多路选择器的选择端为所述锁存模块的控制端，

所述锁存器为第二多路选择器，第二多路选择器的第二输入端接收所述数据信号，第二多路选择器的第一输入端连接其输出端，第二多路选择器的输出端作为所述锁存器的输出端，第二多路选择器的选择端为所述锁存器的控制端，

在第一和第二多路选择器的选择端为第一逻辑电平时，第一和第二多路选择器会选择第二输入端的数据信号作为其输出端的输出信号，在第一和第二多路选择器的选择端为第二逻辑电平时，第一和第二多路选择器会选择第一输入端的数据信号作为其输出端的输出信号。