CN103871468A - 一种具有二极管搭接的热辅助闪存的操作方法 - Google Patents

Abstract

本发明公开了一种具有二极管搭接的热辅助闪存的操作方法。该热辅助闪存包括第一导体、第二导体与介电层；第一导体往第一方向延伸；第二导体往不同于第一方向的第二方向延伸；介电层介于第一导体与第二导体之间；该热辅助闪存的操作方法包括提供沿第一方向流动的电流至第一导体。

Description

一种具有二极管搭接的热辅助闪存的操作方法

技术领域

本发明是有关于闪存技术，尤其是一种具有二极管搭接的热辅助闪存的操作方法。

背景技术

闪存为一种类型的非易失性集成电路存储器技术。典型的闪存单元由一场效晶体管FET构造及一阻挡介电层所构成，FET构造具有由一通道隔开的源极及漏极，以及与通道隔开一电荷储存构造的栅极，电荷储存构造包括一隧道介电层、电荷储存层(浮动栅或介电)及一阻挡介电层。依据早期已知的电荷捕捉存储器设计(被称为SONOS装置)，源极、漏极及通道是形成于一硅衬底(S)中，隧道介电层是由氧化硅(O)所组成，电荷储存层是由氮化硅(N)所组成，阻挡介电层是由氧化硅(O)所组成，而栅极包括多晶硅(S)。更多先进的闪存技术已被发展，使用带隙工程隧穿介电材料于介电电荷捕捉单元中。一种带隙工程单元技术是被称为BE-SONOS，如Hang-Ting Lue等人说明于″Scaling Evaluation of BE-SONOS NAND FlashBeyond 20 nm″，2008 Symposium on VLSI technology，Digest of Papers，June2008，and in H.T.Lue et al.，IEDM Tech.Dig.，2005，pp.547-550。

理想上是可以提供改善闪存的操作速度及耐久性的技术。

发明内容

本发明说明一种存储器装置，其包括用于对装置上的闪存单元进行热退火的资源。可应用一种用于操作闪存的方法，其包括执行读取、编程及擦除操作；及不是穿插在读取、编程及擦除操作之间，就是在读取、编程及擦除操作期间，对阵列中的存储器单元的电荷捕捉构造进行热退火。讨论于下的实验结果显示出，通过修理在编程及擦除循环期间所累积的损坏，适当的退火操作可改善耐久性。举例而言，通过周期性地对阵列中的存储器单元进行退火，可大幅地改善装置的有效耐久性，包括达成1百万循环及更多的耐久性循环性能。又，通过在操作期间(例如在擦除操作期间)施加退火，可改善被影响的操作的性能。在譬如一擦除操作期间，热退火可辅助电子释放，并藉以改善擦除速度。

集成电路存储器可利用字线驱动器及字线终端电路来实施，其因应于译码器电路及可选的其他控制电路以驱动对应的字线上电流。此电流可导致选择的字线的电阻式加热，其被传送至介电电荷捕捉构造以供退火操作用。此种及其他技术可被应用以允许退火操作的弹性运送。

又，可使用一电路来实施一存储器，此电路通过施加一第一偏压至阵列中的字线上的一第一组隔开的位置，同时施加一不同于第一偏压的第二偏压至字线上的一第二组隔开的位置来操作，第一组隔开的位置是穿插在第二组隔开的位置的位置之间，藉以在导致字线的加热的第一与第二组的位置中的位置之间引发电流。

说明于此的技术是适合与BE-SONOS存储器技术及其他闪存技术一起使用。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A至图1C是为了热退火操作而配置的介电电荷捕捉存储器单元的简化立体图。

图2是为了热退火操作而配置的介电电荷捕捉单元的简化布局图。

图3是为了热退火操作而配置的共通源极型NAND型存储器阵列的示意图。

图4是为了热退火操作而配置的包括分段字线，闪存阵列的一集成电路存储器的方块图。

图5为包括在行之间的绝缘充填沟道的NAND阵列的存储器单元的布局图。

图6为沿着一字线而通过使用n通道装置的类似图5的NAND阵列的剖面图。

图7为沿着垂直于一条通过包括上与下选择晶体管的单元通道的字线的NAND串行的简化剖面图。

图8显示为热退火而配置的存储器单元的替代构造，包括为热隔离而配置在薄膜半导体本体上的介电电荷捕捉存储器单元。

图9为用于施加热退火循环的一种控制顺序的简化流程图。

图10为用于施加热退火循环的另一种控制顺序的简化流程图。

图11为用于施加热退火循环的又另一种控制顺序的简化流程图。

图12为漏极电流对控制栅电压的曲线图，显示施加热退火的实验结果。

图13为门限电压对编程/擦除循环次数的曲线图，显示施加热退火的实验结果。

图14为在第一循环顺序之后，关于编程与擦除单元的门限电压分布的曲线图。

图15为在跟随一热退火的一第二循环顺序之后，关于编程与擦除单元的门限电压分布的曲线图。

图16为在十个循环与退火顺序之后，关于编程与擦除单元的门限电压分布的曲线图。

图17为显示在第一循环顺序之后的编程与擦除条件的曲线图。

图18为显示在跟随一热退火的一第二循环顺序之后的编程与擦除条件的曲线图。

图19为显示在十个循环与退火顺序之后的编程与擦除条件的曲线图。

图20显示电荷捕捉存储器单元于室温下以及于升高的温度下的擦除性能。

图21为接受擦除操作的电荷捕捉存储器单元的估计退火时间的图。

图22为分段字线闪存阵列(包括第一全局字线、第二全局字线以及局部字线)的简化截面图。

图23为显示在存储器阵列上方的第一全局字线与在存储器阵列下方的第二全局字线的存储器阵列的立体图。

图24为显示在存储器阵列上方的第一全局字线以及在存储器阵列的下方的第二全局字线的存储器阵列的剖面图。

图25为显示位于存储器阵列的同一侧的第一全局字线与第二全局字线两者的存储器阵列的立体图。

图26A为显示在存储器阵列的上方的第一全局字线与第二全局字线两者的存储器阵列的剖面图。

图26B为显示第一全局字线与第二全局字线两者在存储器阵列的上方呈紧密间距的存储器阵列的俯视图。

图27A及图27B为显示替代分段字线译码电路配置的示意图。

图27C及图27D显示关于沿着一对应列的局部字线的全局字线对的译码配置。

图28为用于利用第一与第二全局字线施加热退火循环的控制顺序的简化流程图。

图29为用于利用第一与第二全局字线施加热退火循环的另一控制顺序的简化流程图。

图30为用于利用第一与第二全局字线施加热退火循环的又另一种控制顺序的简化流程图。

图31为门限电压对退火脉冲宽度的曲线图，显示在热退火期间的门限电压漂移的实验结果。

图32为次门限斜率对退火脉冲宽度的曲线图，显示在热退火之后的次门限恢复的实验结果。

图33为转导对退火脉冲宽度的曲线图，显示在热退火期间的转导恢复的实验结果。

图34为门限电压对编程/擦除循环次数的曲线图，显示热退火的实验结果。

图35为次门限斜率对编程/擦除循环次数的曲线图，显示热退火的实验结果。

图36为漏极电流对控制栅电压的曲线图，显示在编程/擦除循环期间同时施加热退火的IV曲线的实验结果。

图37为门限电压对保持时间的曲线图，显示施加热退火的实验结果。

图38为为了热退火操作而配置的浮动栅存储器单元的剖面图。

图39为为了热退火操作而配置的纳米晶体存储器单元的剖面图。

图40为为了热退火操作而配置的TANOS存储器单元的剖面图。

图41为为了热退火操作而配置的MA-BESONOS存储器单元的剖面图。

图42为为了热退火操作而配置的FinFET存储器单元的剖面图。

图43为为了热退火操作而配置的分离栅存储器单元的剖面图。

图44为为了热退火操作而配置的另一个分离栅存储器单元的剖面图。

图45为为了热退火操作而配置的SONOS存储器单元的剖面图。

图46为一种分段字线NOR存储器阵列的一区段的简化视图，分段字线NOR存储器阵列包括第一全局字线、第二全局字线及局部字线。

图47为一种分段字线虚接地存储器阵列的一区段的简化视图，分段字线虚接地存储器阵列包括第一全局字线、第二全局字线及局部字线。

图48为一种分段字线AND存储器阵列的一区段的简化视图，分段字线AND存储器阵列包括第一全局字线、第二全局字线及局部字线。

图49为一种使用垂直栅极的分段字线3D存储器阵列的一区段的简化视图，分段字线3D存储器阵列包括第一全局字线、第二全局字线及局部字线。

图50为一种使用垂直位线的分段字线3D存储器阵列的一区段的简化视图，分段字线3D存储器阵列包括第一全局字线、第二全局字线及局部字线。

图51为为了热退火而配置的一种分段字线3D垂直叠层阵列晶体管(VSAT)存储器阵列的一区段的简化视图。

图52A为为了热退火而配置的一种分段字线3D管形可调位成本(P-BiCS)存储器阵列的一区段的简化视图。

图52B是可调位成本(P-BiCS)存储器阵列的上视示意图。

图53为为了热退火而配置的一种替代分段字线3D存储器阵列的一区段的简化视图。

图54为具有二极管搭接的在第一与第二导体之间的一局部字线的简化视图。

图55为具有二极管搭接的在第一与第二导体之间的多重局部字线的简化视图。

图56为具有二极管搭接的在第一与第二导体之间的一局部字线的3D视图。

图57为具有二极管搭接的多重局部字线的布局概要图。

图58为具有二极管搭接的在第一与第二导体之间的多重局部字线的简化视图，显示潜行路径的排除。

图59为一种集成电路存储器的方块图，集成电路存储器包括为了热退火操作而配置的一条二极管搭接的字线，闪存阵列。

图60显示一种3D NAND结构的示意图。

图61A显示一种兆位单元阵列晶体管(Terabit Cell Array Transistor；TCAT)的示意图。

图61B显示一种兆位单元阵列晶体管的上视示意图。

图62A显示一种双栅垂直通道(double-gate vertical channel；DGVC)3DNAND装置的示意图。

图62B显示一种双栅垂直通道3D NAND装置的上视示意图。

图63显示一种三维垂直栅(Vertical gate；VG)NAND快闪装置的示意图。

【主要元件符号说明】

10：字线

11：源极

12：漏极

13：半导体本体

14：多层介电叠层

20：一端

21：对向端

22：源极

23：漏极

24：交点

25：字线驱动器

26：开关

27：终端电路

29：栅极

30：目标存储器单元

31、32：NAND串行

35：共通源极CS线

36：串行选择晶体管

37：接地选择晶体管

38：译码的字线驱动器

39：译码的终端电路

51-1至51-5：沟道

52-1至52-4：半导体条带

53-1至53-4：字线

70：半导体本体

71、79：接点

72至78：端子

73至77：源极/漏极端子

80：共通源极CS线

82至87：字线

88：串行选择线SSL

90：位线BL

97、98：栅极介电层

99：电荷捕捉构造

101：半导体本体

102：绝缘体

103：区域

104：介电电荷捕捉构造

105、106：多晶硅

107、108：硅化物

109、111：通道区

110：源极/漏极区

410：集成电路

412、472：存储器阵列

414：译码器

416：字线

417：局部字线译码器

418：位线译码器

420：位线

422：总线

424：感测放大器与数据输入构造

426：数据总线

428：数据输入线

430：电路

432：数据输出线

434、494：控制器

436：偏压配置电源电压与电流源

450：字线终端译码器

470：集成电路

474：译码器

476：字线

478：译码器

480：位线

482：总线

486：数据总线

488：数据输入线

490：其他电路

492：数据输出线

496：电流源

499：加热器板驱动器

1201、1202、1203：踪迹

2210：位线

2215、2281、2283：接点

2220：串行选择线SSL

2230a至2230f：局部字线

2250：共通源极线

2260L、2260R：全局字线

2262L、2262R：开关

2270L：第一局部字线选择线

2270R：第二局部字线选择线

2280：接地选择开关

2290：串行选择开关

2310a、2310b：近端位线

2240、2712、2713、GSL 81：接地选择线GSL

2330a、2330b、2330c：局部字线

2360L、2360R：全局字线

2362L、2362R：开关

2363L、2363R、2563L、2563R：接触构造

2370L、2370R：局部字线选择线

2401：绝缘层

2402：绝缘层

2403：绝缘填充

2404：绝缘层

2410a、2410b、2410c、2410d：近端位线

2430：局部字线

2460L、2460R：全局字线

2462L、2462R：晶体管本体

2468L、2468R：连接器

2469L、2469R：导电插塞

2470L、2470R：局部字线选择线

2480、2680：存储器元件层

2510a、2510b：近端位线

2530a、2530b、2530c：局部字线

2560L、2560R：全局字线

2562L、2562R：开关

2570L、2570R：局部字线选择线

2601：衬底

2603：绝缘填充

2604：绝缘层

2610a、2610b、2610c、2610d：近端位线

2615a、2615b、2615c、2615d、2615e：沟道隔离构造

2630、2630a、2630b：局部字线

2660L、2660R：全局字线

2661L、2661R：全局字线

2662L、2662R：晶体管本体

2668L、2668R：连接器

2669L、2669R：导电插塞

2670L、2670R：局部字线选择线

2701、2702、2703、2704：圆形

2709：串行选择线SLL

2710：串行选择线

2714：源极CS线

2750：圆形

2750A、2750B：开关配置

2752、2752A、2752B：MOS晶体管

2753、2755、2757、2758：第一层间接点

2754、2754A、2754B：MOS晶体管

2760、2761、2763、2780：字线驱动器

2762、2765、2782、2785：全局字线

2764：字线驱动器

2766至2769：局部字线

2770至2774：接点

2781：字线驱动器

2783、2784：全局字线驱动器

2786至2789：局部字线

2790至2797：接点

3810、3910：衬底

3820：源极区域

3830：漏极区域

3860：隧道氧化层

3870、4370、4470：浮动栅

3880：多晶硅层间氧化层

3890、3990：控制栅

3920：源极区域

3930：漏极区域

3970：纳米晶体微粒

3980：栅极氧化层

4020：源极区域

4030：漏极区域

4060：隧穿介电层

4070：捕捉层

4080：阻挡氧化层

4090、4190、4290、4480、4590：控制栅

4010、4110、4310、4410、4510、5610：衬底

4120：源极区域

4130：漏极区域

4150：带隙工程隧穿势垒

4160：电荷捕捉介电层

4170：上氧化层

4180：覆盖层

4220、4230：源极与漏极区域

4225：宽度

4250：ONO叠层

4295：长度

4320：源极极区域

4330：漏极区域

4390：栅极

4395：隧道氧化层

4425、4473、4493：厚度

4430：漏极区域

4460：隔离间隙

4463：宽度

4475：第二隧道氧化层

4483：宽度

4485：介电层

4490：存取栅极

4493：宽度

4495：第一隧道氧化层

4520：源极区域

4530：漏极区域

4550：位线

4560：下氧化层

4570：电荷捕捉层

4580：上氧化层

4590：栅极

4632：局部字线

4634：局部字线

4660L、4660R：全局字线

4661L、4661R：全局字线

4662L、4662R：晶体管

4664L、4664R：接触点

4670L、4770L、4770R、4870L、4870R、4970L、4970R、5070L、5070R：控制线

4682、4684、4686：单元

4690：共通源极线

4732、4734：局部字线

4760L、4760R：全局字线对

4762L、4762R：晶体管

4764L、4764R：接触点

4782、4784、4786、4788：单元

4832、4834：局部字线

4862L、4862R：晶体管

4864L、4864R：接触点

4882、4884、4886：单元

4960L、4960R：全局字线

4962L、4962R：晶体管

4964L、4964R：接触点

4965、4966：延伸

4967：位线

4969：字线段

4981、4982、4984、4986、4994：存储器单元

5010：位线

5048：字线构造

5050：共通源极线

5060L、50560R：全局字线

5062L、5062R：晶体管

5064L、5064R：接触点

5080：串行选择晶体管

5081：共通源极晶体管

5090：二极管

5410：导体

5420：字线

5421、5422、5423、5424：箭号

5430：导体

5442、5452、5454、5456：二极管

5510、5530：导体

5522、5524：字线

5542、5544、5546、5548：二极管

5552、5554、5555、5556：二极管

5620：半导体本体

5630：绝缘层

5640：电荷捕捉构造

5650：字线

5662：插塞

5664：纵横导体

5666、5668：半导体元件

5670、5690：导体

5682：插塞

5684：纵横导体

5686、5688：半导体元件

5721：条带

5751：字线

5764、5784：纵横导体

5766、5786：二极管

5770、5790：导体

5800、5801、5802、5803：电流路径

4420：源极区域

具体实施方式

以下将参考图1-图58而提供本技术的实施例的详细说明。

图1A为一存储器单元的简化立体图，存储器单元具有在一个半导体本体13中的一源极11与一漏极12，而在源极与漏极之间有一通道区。字线10在本体13的通道区的上方提供一栅极。一多层介电叠层14是介设于栅极与本体13的通道区之间，并作为一介电电荷捕捉构造。在图1A所显示的例子中，栅极电流(或字线电流)是显示为用以加热电荷捕捉构造的电源。图1B具有与图1A的构造相同的参考数字，并显示通道电流(或位线电流)为用以加热电荷捕捉构造的电源的一例子。图1C具有与图1A与1B的构造相同的参考数字，并显示栅极电流(或字线电流)以及通道电流(或位线电流)的组合为用以加热电荷捕捉构造的电源的一例子。

关于多层介电叠层14的实行的一项技术是已知为带隙工程SONOS(BE-SONOS)电荷捕捉技术。参见譬如Lue的美国专利第7,315,474号，其犹如完全提出于此地并入作参考。

一种BE-SONOS多层介电叠层的一例子包括在通道上的一多层隧穿层。多层隧穿层是通过使用下述三层而实现：一层氧化硅或氮氧化硅，其在通道的中央区域中小于2nm厚；一第二层的氮化硅，其在中央区域中小于3nm厚；以及包括氧化硅或氮氧化硅的一第三层，其在中央区域中小于4nm厚。电荷捕捉层是形成于隧穿层上，隧穿层包括在中央区域中具有大于5nm的厚度的氮化硅。阻挡层是形成于电荷捕捉层与包括一绝缘材料的栅极之间，并具有在中央区域中大于5nm的一有效氧化层厚度。在其他实施例中，介电电荷捕捉构造可以与邻近栅极的隧穿层和邻近通道的阻挡层一起被配置。

替代存储器单元可使用不同的电荷捕捉构造，包括譬如更传统的氮化层构造；如下所说明的电荷捕捉构造：Shin等人的″一种具有Al₂O₃或上氧化层的高可靠度的SONOS型NAND闪存单元(A Highly ReliableSONOS-type NAND Flash Memory cell with Al₂O₃ or Top Oxide)″，IEDM，2003年(MANOS)；Shin等人的″一种使用63nm工艺技术以供一种数千兆位快闪EEPROM用的崭新的NAND型MONOS存储器(A NovelNAND-type MONOS Memory using 63 nm Process Technology for aMulti-Gigabit Flash EEPROMs)″，IEEE 2005年；以及共同拥有且共同审理中的美国专利申请暗号11/845,276，其申请日为2007年8月27日，且犹如完全提出于此地并入作参考。又，参考图38-图45，可应用于此所说明的技术的其他闪存技术被说明于下。

BE-SONOS技术，以及其他介电电荷捕捉技术与浮动栅电荷捕捉技术可具有相当的温度敏感度。温度敏感度可包括从损坏恢复至通过一热退火在编程与擦除循环期间产生的构造的能力。因此，通过施加一热退火，可恢复或改善介电电荷捕捉构造的电荷储存特征。又，温度敏感度可包括改善的性能。举例而言，在某些介电电荷捕捉存储器构造的情况下，如果在一负栅极偏压之下，在福勒诺尔德哈姆(FN)隧穿期间可施加热，则热辅助电子释放(de-trapping)可被提高，并变成一项与空穴隧穿结合以改善擦除速度的显著因素。

一项施加热至一存储器单元的技术包括通过使用一字线中的电流而产生的电阻式加热，如图1A所示。字线一般为无终端的线(unterminatedlines)，或利用很高的阻抗被终结，以能使一字线驱动器在没有产生相当的电流的情况下将一字线充电至一目标电压。为了在一字线中引发电流流动，接收字线电压的字线必须以允许电流流动的方式被终结。又，在一负栅极电压FN隧穿操作中，电场是被引发而横越过介电电荷捕捉层。因此，可通过引发电流流动同时亦引发电场以支持一擦除操作，来执行一结合的擦除/退火操作。如果需要的话，电流流动亦可在读取与编程操作期间被引发。电流流动亦可在存储器处于闲置时，在穿插读取、编程及擦除的任务功能的操作中被引发。因此，可配置一电路以达成穿插读取操作、编程操作及擦除操作，或在读取操作、编程操作及擦除操作期间的退火操作。

通过适当地引发通过一字线的电流，关于一特定单元的栅极的局部温度可被提高大于400℃。因为栅极是与介电电荷捕捉构造接触，所以热被传输并完成退火。一种自我修复闪存装置可突破闪存耐久性的瓶颈。存储器装置可使用一字线(栅极)以作为一内部焦耳加热器，用以在很短的时间内产生局部高温，从而提供非常快的脉冲退火及P/E(编程/擦除)循环引起的损坏的修正。局部高温度是比通过外部加热可能产生的温度高得多。

一电流可沿着字线(栅极)而被传导以产生焦耳热。邻近栅极处可轻易地加热闪存装置的隧道氧化层，藉以退火出由P/E循环所导致的损坏。由于高活化能(Ea＞1.1eV)，且因而是大的温度加速因子，字线加热器可在很短的时间内有效地产生热退火。

在某些实施例中，可能需要一种通过一字线的相当高的电流(例如大于2毫安(mA))以产生足够的焦耳热。然而，一闪存装置中的字线可具有大于1mm(公厘)的长度。因为长度，所以相对应的字线电阻非常高。举例而言，一多晶硅字线(Rs)的薄片电阻可以是30欧姆/平方，字线(W)的通道宽度可以是30nm(纳米)，而字线长度(L)可以是1mm(公厘)。于此例中，正方形为(30nm×30nm)，而字线的电阻(R)是被计算成为1M-ohm(百万欧姆)：

R＝L×W×Rs＝1mm×30nm×30ohm/(30nm×30nm)＝1×10⁶ohm(欧姆)。

具有1M-ohm电阻的一字线将在500伏特的字线压降之内产生大约2mA的电流。这种高电压并不实际。

理想上是尽可能可以减少字线电阻以减少所需要的电压。一种减少字线电阻的方法是用以缩小字线长度。另一种方法是减少字线的薄片电阻。如果横越过一字线的压降(V)被减少至10V，且横越过字线所产生的电流(I)需要2mA，则字线的电阻(R)是被计算成为5K-Ohm(千欧姆)：

R＝V/I＝10V/2mA＝5K-ohm。

如果一字线(Rs)的薄片电阻是譬如通过使用一金属字线而减少至1欧姆/平方，且通道宽度(W)仍然是30nm，则字线长度(L)被计算为：

L＝R/(W×Rs)＝5K-ohm/(30nm×1ohm/(30nm×30nm)＝150×10^-6米。

因此，于此例子中，具有150μm(微米)以下的长度的金属字线可被设计成提供大于2mA的电流给于大约10V的电压下的足够焦耳热使用。对于一大阵列而言，字线可通过实体上切割字线并通过使用开关以施加电压供退火用，或电性地在不需要实体上切割字线的情况下，并通过使用二极管搭接或其他电路以施加退火偏压而被分段，使得操作电压与电流范围落在集成电路环境的公差之内。对一实体上分段的实施例而言，局部字线被耦接至全局字线。

在本发明的一个实施例中，在BE-SONOS(带隙工程硅氧化氮氧化硅)电荷捕捉NAND闪存单元中的隧道氧化层ONO(氧化层-氮化物-氧化层)，是利用大于400℃的温度(通过一内部焦耳加热器而在几毫秒之内产生)而快速被退火。实施例证明大于10百万(10M)编程/擦除循环的耐久性以及大于10M循环的数据保存。

图2为一种简化的单一装置布局图。此装置包括通过一个半导体本体中的注入而实施的一源极22与一漏极23。此装置包括一栅极29。栅极29可具有局部狭小区域，以便局部集中电流，其中较宽区域位于远离单元的存储器元件被隔开的相对的一端20与对向端21。存储器单元是形成于在栅极29与源极/漏极注入之间的交点24。

如所显示的，可通过使用耦接至栅极的一端20的一字线驱动器25来引发退火。一字线终端电路(其可能类似于一字线驱动器)被耦接至栅极的对向端21。字线终端电路包括一个可以因应于地址译码或其他控制电路的开关26，用以选择性地将字线耦接至一终端电路27(其可包括偏压电路)，用以适当的允许电流流动或避免电流流动。终端电路通过施加相对于由字线驱动器所施加的电压的电压差异，来允许栅极上的电流流动横越过字线。在一例子中，字线驱动器与终端电路可被配置以在字线的一侧施加大约1伏特的电压，且在另一侧施加大约0伏特的电压。在没有建立一显著电场的情况下，这导致一电流，并引发于存储器单元的热。在另一例子中，终端电路可被配置以在一侧施加大约20伏特且在另一侧施加大约19伏特，藉以导致一电流以引发热，同时亦于存储器单元引发电场以支持编程，包括福勒诺尔德哈姆编程。在另一例子中，终端电路可被配置以在一侧施加负电压(例如大约-16伏特)且在另一侧施加大约-15伏特，藉以导致一电流以引发热，同时亦于存储器单元引发电场以支持擦除，包括负场福勒诺尔德哈姆擦除。

参考图1与图2说明的用于热退火存储器单元的手段包括多条字线或其他栅极构造，栅极构造具有驱动器及终端电路，其选择性地被控制以靠近存储器单元的介电电荷捕捉构造引发电阻式加热。于其他实施例中，用于热退火存储器单元的手段可使用位线中的电流来产生被施加至存储器单元的介电电荷捕捉构造的热。又，存储器单元可能在具有在介电电荷捕捉层上方，或在介电电荷捕捉层下方的一额外一组的电阻式线的阵列中被实施。举例而言，额外一组的热退火线可能邻接于一金属层中的标准字线或在其上方而被实施，且用于加热单元。亦，存储器单元可能在一衬底上方被实施，此衬底包括在介电电荷捕捉构造下方的一组热退火线。举例而言，在一绝缘体上硅衬底的情况下，一电阻可被埋入在存储器单元下方，通过使用譬如在绝缘体下方或埋入在绝缘体内的一掺杂多晶硅线而被实施。字线加热因为字线接近电荷捕捉构造可能是最有效的。然而，可使用其他构造以提供用以热退火的手段，如上述所略述的。

闪存装置一般是通过使用NAND或NOR架构(包括譬如虚接地架构以及AND架构，虽然其他是已知的)而实施。NAND架构在被运用至数据储存应用时，其高密度及高速是受欢迎的。NOR架构是更佳适合于其他应用，例如码储存，于此，随机字节存取是重要的。于此所说明的热辅助存储器单元可被部署在NAND、NOR、虚接地与AND架构中，以及在其他配置中。

图3为显示一种NAND架构的布局的电路图，NAND架构包括分别通过串行(string)选择晶体管(例如36)与接地选择晶体管(例如37)而耦接至各个位线BL-1至BL-2，且耦接至一共通源极CS线35的NAND串行31、32。为了说明的目的，为了读取NAND串行31中的一条对应的字线WL(i)上的一目标存储器单元30，一读取偏压电平是被施加至选择的字线WL(i)。未被选取的字线是利用足以导通最高门限值状态中的存储器单元的一通过电压而被驱动。一读取偏压是被施加在选择的位线上。在未被选取的位线上，位线电压被设定至接地电平或接近CS线的电平的电平。

为了使用字线以施加热以供一热退火使用，此阵列是具体形成有多个译码的字线驱动器38连同在字线的相反侧的多个译码的终端开关39。在驱动器与译码的终端开关39之间的字线的长度可通过适当地分割此阵列而如期望的被具体形成。举例而言，字线驱动器/终端开关对可在适合一特定实施例时为100条位线的分段、1000条位线的分段，或其他长度的分段而实现。通过使用译码的终端电路39(其选择性地将字线耦接至一偏压电路或使字线与一偏压电路解耦)允许在装置的操作期间以低电流模式，且以较高的电流模式使用字线以供热退火使用。又，在装置的某些操作模式(例如读取操作、编程操作以及擦除操作)中，字线可能以一高电流模式被操作，而字线选择性地耦接至终端电路，用于在操作期间执行热退火。

图4为如于此所说明的采用热退火以供闪存使用的一集成电路的简化方块图。集成电路410包括一个通过使用一集成电路衬底上的闪存单元而实现的存储器阵列412。一接地选择与串行选择译码器414(包括适当的驱动器)被耦接至沿着存储器阵列412中的列所排列的串行选择线与接地选择线，并与其电性连通。又，译码器414包括多个全局字线驱动器，其是以与全局字线终端电路与译码器450协调地被操作。一位线(行)译码器与驱动器418被耦接至沿着存储器阵列412中的行被排列的多个位线420并与其电性连通，用于从存储器阵列412中的存储器单元读取数据，并将数据写入至存储器单元。地址是在总线422上被供应至字线译码器与串行选择译码器414，并供应至位线译码器418。可选择地，一局部字线译码器417可被包括且用来将局部字线连接至全局字线对，其被耦接至全局字线驱动器与全局字线终端电路。

在使用字线上的电流流动以引发热以供介电电荷捕捉构造的热退火使用的实施例中，一字线终端译码器450被耦接至此阵列的字线416。字线终端译码器450可因应于地址及控制信号，其表示或是在一操作模式期间为此装置产生，用以选择性地将字线连接至终端电路，或用以允许终端电路被耦接至选择的字线，如上所述。

方块424中的包括供读取、编程及擦除模式用的电流源的感测放大器与数据输入构造，是经由数据总线426而耦接至位线译码器418。数据是经由数据输入线428而从集成电路410上的输入/输出端，或从集成电路410内部或外部的其他数据源被提供至方块424中的数据输入构造。数据是经由数据输出线432而从方块424中的感测放大器被提供至集成电路410上的输入/输出端，或提供至集成电路410内部或外部的其他数据目标。

使用一偏压配置状态机器而于此例子中被实施的一控制器434控制偏压配置电源电压与电流源436(例如供字线及位线用的读取、编程、擦除、擦除确认、编程确认电压或电流)的施加，并通过使用一访问控制过程过程来控制字线/源极线操作。控制器434包括用于致能热退火(包括用以控制用以将偏压条件运用至用于执行热退火操作的局部字线的全局字线对的使用)的逻辑。

控制器434可通过使用如已知技艺已知的特殊用途逻辑电路而被实施。在替代实施例中，控制器434包括一通用处理器，其可能在相同的集成电路上被实施，并执行一计算机编程以控制装置的操作。在又其他实施例中，特殊用途逻辑电路与一通用处理器的组合可能被利用来实行控制器434。

在所显示的实施例中，其他电路430是被包括在集成电路410上，例如一通用处理器或特殊目的应用电路，或提供由存储器单元阵列所支持的系统单芯片功能性的模块的组合。

又，在某些实施例中，控制器包括编程/擦除循环计数器，以及用以设置待应用在热退火处理过程的配置中的参数的缓存器。控制器可参考图9-图11及图28-图30执行于此所说明的程序，连同其他处理过程以及读取与写入的任务功能操作。

供实行一NAND阵列用的一项共通技术包括在半导体衬底的条带之间的浅沟道隔离STI构造的使用。一连串的存储器单元是在每个条中被实施。存储器单元包括具有N型掺杂(供p通道装置用)或P型掺杂(供n-通道装置用)的其中一个的通道区，以及沿着具有相反导电型式的条带而在通道区之间的源极/漏极区。电荷捕捉构造被形成在通道区上方，而字线与位线是被图案化以建立对于NAND单元的存取。

图5显示一种NAND阵列布局，包括在行之间的浅沟道隔离，适合与说明于此的用于热退火的手段一起使用。在布局中，多个充填绝缘体的沟道51-1至51-5是形成于半导体衬底中。半导体条带52-1至52-4位于数对的充填绝缘体的沟道51-1至51-5(例如浅沟道隔离STI构造)之间。电荷捕捉构造(未显示)伏在半导体条带上面。多条字线53-1至53-4被形成于电荷捕捉构造上方，及相对于半导体条带52-1至52-4正交地延伸。半导体条带包括具有一第一导电性型式的多个源极/漏极区(标示为S/D)及具有一第二导电性型式的多个通道区(位于字线下方)。

图6显示沿着字线53-2的图5的阵列的剖面。ONONO介电电荷捕捉构造(BE-SONOS装置的特征)位在字线53-2与半导体本体中的P阱之间。充填绝缘体的沟道51-1至51-5分离垂直于纸张延伸的NAND串行。字线可包括多层构造的多晶硅与硅化物(如显示的)或其他材料组合。这些材料可被配置以在电流期间提供电阻式加热，且供电阻式加热传输至介电电荷捕捉构造以供热退火使用。

图7以剖面显示多个以串联排列以形成一NAND串行的介电电荷捕捉闪存单元。图7的剖面是对应至沿着条带52-1中的一NAND串行的沿着图5的线7-7的一区段。然而，图7显示一连串的六个存储器单元与接地选择开关和串行选择开关，从而比出现在图5的布局中更多的构造。

参见图7，存储器单元被形成于一个半导体本体70中。对n通道存储器单元而言，半导体本体70可以是在一个半导体芯片中的较深的n阱之内的一隔离p阱。或者，半导体本体70可被一绝缘层或其他隔离。某些实施例可采用p通道存储器单元，于其中关于半导体本体的掺杂将是N型。

多个存储器单元是以朝垂直于字线的一位线方向延伸的一串行被配置。字线82-87延伸横越过一些平行NAND串行。端子72-78是通过半导体本体70中的N型区域(关于n通道装置)而形成，并作为存储器单元的源极/漏极区。通过具有在一接地选择线GSL 81中的一栅极的一MOS晶体管而形成的一第一开关，是连接于符合第一字线82的存储器单元与通过半导体本体70中的一N型区域而形成的一接点71之间。接点71被连接至共通源极CS线80。通过具有在一串行选择线SSL 88中的一栅极的一MOS晶体管而形成的一第二开关，是连接于对应至最终字线87的存储器单元与通过半导体本体70中的一N型区域而形成的一接点79之间。接点79被连接至一位线BL 90。在所显示的实施例中的第一与第二开关为MOS晶体管，其具有通过譬如二氧化硅而形成的栅极介电层97与98。

于此图例中，为简化之便，串行中有六个存储器单元。在典型的实施例中，一NAND串行可包括串联排列的存储器单元16、32或更多存储器单元。对应于字线82-87的存储器单元具有在字线与半导体本体70中的通道区之间的介电电荷捕捉构造99。又，已发展出无结的NAND快闪构造的实施例，于此从此构造可能省略源极/漏极端子73-77，以及可选择的端子72与78。

在所显示的实施例中的电荷捕捉构造包括如上所述的一ONONO多层叠层。如上所述，字线是用于在电荷捕捉构造(例如99)中以引发热，并使热退火从循环损坏恢复。退火亦可在-FN擦除期间被施加以改善擦除速度。

关于一负栅极电压FN(-FN)操作，偏压条件是显示在图7中的NAND串行上。为了譬如通过使用-FN隧穿引发一区块擦除，字线是偏压有一负擦除电压-VE，且位线与共通源极线是偏压有一正擦除电压+VE或接地，而串行选择开关是偏压有一电压，用于将+VE电压耦接至半导体本体70。这设置一个引发从通道至介电电荷捕捉构造中的电荷捕捉层的空穴隧穿的电场，用以擦除方块中的存储器单元。为了改善擦除性能，字线可被终结，以能使电流在区块擦除期间流动，如以栅极构造上的箭号表示的。在擦除操作期间，电流引发热，热被传输至介电电荷捕捉构造。

包括如上所述的″无结″构造的替代实施例包括在一第一N型源极/漏极端子与一第二N型源极/漏极端子之间的多条字线(例如8条或16条)，以及n通道装置的一连续的P型通道构造，且对p通道装置而言，反之亦然。因此，如于此所说明的NAND阵列的实施例可包括在掺入一导电性型式(与通道的导电性型式相反)的源极/漏极端子之间的一个以上的栅极。于此替代中，个别单元是以一种使通道构造反转，藉以为个别栅极建立反转源极/漏极区的方式，通过使邻近字线偏压而被存取。参见Hsu等人的共同拥有的美国专利第7,382,654号，其被并入作参考，犹如完全提出于此。

NAND串行可被实施在各种配置中，包括finFET技术、浅沟道隔离技术、垂直NAND技术以及其他技术。关于一例子的垂直NAND构造，请参见Kim等人的欧洲专利申请第EP 2048709号，名称为「非易失性存储器装置、其操作方法及其制造方法(Non-volatile memory device，methodof operating same and method of fabricating the same)」。

图8为包括实施在绝缘衬底上的薄膜晶体管存储器单元的一存储器构造的简化透视图。这为一种代表构造，于其中在装置设计上将热隔离纳入考虑，用以提供更多有效的热产生与较低的功率。在构造上，实施一种″绝缘层上有硅SOI″设计方法。一绝缘体102被形成于集成电路的一衬底上，藉以提供热与电性绝缘两者。一薄膜半导体本体101是形成在绝缘体102上面。源极/漏极区110以及通道区109、111是在半导体本体101中被实施。一介电电荷捕捉构造104是形成在薄膜半导体本体101上面。字线是通过使用一多层构造(包括各个层的多晶硅105、106及多层的硅化物107、108)而实施。多晶硅/硅化物层的厚度可被减少以增加字线的电阻，且藉以增加热产生。又，在一SOI型构造中被实施的薄膜半导体本体101可通过存储器单元减少热吸收，藉以允许于较低功率下产生较高的温度。又，可使用额外热绝缘技术。举例而言，可在区域103的字线之间实施空气间隔(air spacer)，及其他热绝缘构造。

图9-图11显示替代操作方法，于其中热退火循环是被部署在一闪存装置中。这些方法可譬如使用参考图4所说明的控制器434而被执行。

图9显示一代表处理过程，于其中热退火循环是穿插在关于存储器装置的任务功能操作(读取、编程、擦除)之间。在装置的操作期间，执行编程/擦除循环操作，如以方块200表示。一种供图9的方法用的控制器计算编程/擦除循环(例如通过计算编程操作，通过计算擦除操作，或通过计算编程与擦除操作对)(方块201)，并监视此计数(方块202)。如果计数尚未达到一门限值，则算法回路继续计数循环。如果计数达到一门限值，则控制器施加一热退火循环(方块203)。编程/擦除循环计数与热退火循环可在适合一特定实施例时根据多组的单元，例如根据一逐列基础、根据一逐行基础、根据一逐方块基础或遍及一整个阵列而被施加。退火可在适合功率消耗需求与一既定实施例的其他需求时，同时被施加至单元的一列或行，或施加至较多组的单元。一编程擦除循环可被定义为写入一存储器单元以从编程状态至擦除状态且回到编程状态的事件的组合，且通常使用作为用以测量闪存的耐久性的单位。如上所述，为了在使用一集成电路存储器期间计算编程擦除循环，可使用一芯片上的计数器以计算施加至个别存储器单元的编程循环，至存储器单元的区块内的存储器单元的编程循环，施加至个别存储器单元的擦除循环，至存储器单元的区块内的存储器单元的擦除循环，或用以计算写入一存储器单元以从编程状态至擦除状态且回到编程状态的事件的组合。这些方法全部可提供持久的实际编程擦除循环的数目的一迹象，并在用以施加一热退火循环时足够决定的一精度。

图10显示另一处理过程，于其中热退火循环是穿插在任务功能操作之间。在图10的处理过程中，编程/擦除循环操作是在正常操作期间被执行，如以方块301表示。控制器监测一区块擦除功能的执行，并决定何时已完成一区块擦除操作(方块302)。如果没有区块擦除操作被完成，则处理过程继续监视且正常操作。如果成功地完成一次区块擦除操作，则控制器施加一热退火循环(方块303)。这种热退火循环是以与区块擦除协调的方式被执行，其乃因为其是开始因应于区块擦除操作的侦测与完成。在区块擦除与热退火循环之间的其他逻辑链接，亦可导致区块擦除与热退火循环的协调性能。

图11显示一代表处理过程，于其中热退火是在关于存储器装置的一任务功能(于此例子的区块擦除)期间被施加。在图11的处理过程中，关于存储器装置的正常编程/擦除循环正发生，如以方块400表示。处理过程决定一区块擦除是否已被要求(方块401)。如果不是，处理过程继续正常操作并监视。如果一区块擦除操作被要求，则控制器在区块擦除操作期间终结字线，以能使热产生电流被施加至被擦除的存储器单元，或以其他方式被施加至热退火(方块402)。如上所述，这不但改善擦除性能，而且允许介电电荷捕捉构造从编程/擦除循环损坏恢复。当完成区块擦除功能(方块403)时，处理过程回复至正常操作。

图12及13显示沿着一实验用装置(包括NAND架构BE-SONOS存储器单元，以75nm的节点制造)的测量，其中引发热退火的电流是通过顺向源极/漏极退火而产生，在源极/漏极端子与单元的半导体本体之间的接合是藉此而顺向偏压以引发电流。这模仿如上所述的其他加热构造的作用情形。在图12中，显示漏极电流对栅极电压的曲线图。踪迹1201显示在10,000次编程/擦除循环之后的一存储器单元的性能，其显示或许因循环损坏的结果出现的性能方面的一轻微退化。踪迹1202与踪迹1203分别显示在一第一退火与一第二退火之后的性能。在退火步骤之后，大幅改善了此装置的次临界斜率(sub-threshold slope)，其表示界面态阶损坏(Dit)是通过使用热退火而受到抑制。

图13显示在退火之前的10,000次循环以及在退火之后的10,000次循环的门限电压对测试的存储器单元的编程/擦除循环的循环次数。此图显示此装置同样执行在退火之前的10,000次循环与在退火之后的下一10,000次循环两者。

图14-图16分别显示关于在测试的NAND架构BE-SONOS存储器单元上的一第一组的100,000次编程/擦除循环，关于在一热退火之后的一第二组的100,000次编程/擦除循环，以及关于在热退火之后的一第十组的100,000次编程/擦除循环的门限值分布。在图14中，显示无法轻易区别的七种曲线图。这些曲线图对应至于10次循环下的性能、于100次循环下的性能、于1000次循环下的性能、于10,000次循环下的性能、于50,000次循环下的性能，以及于100,000次循环下的性能。图14显示当循环次数增加至大约100时，擦除状态窗口的上部边缘到达大约2.3V。编程状态窗口维持相当的常数，其具有于大约3.5V下的较低边缘。

图15显示关于在一热退火之后的一第二组的100,000次循环，擦除状态窗口的上部边缘停留在大约2.6V以下，而编程状态窗口停留在大约3.5V之上。图16显示关于在热退火之后的第十组的100,000次循环，擦除状态窗口维持在大约2.9V以下，而编程状态窗口维持在大约3.4V之上。

图14-图16所显示的结果显示通过每100,000次循环就使用热退火处理，就可将装置性能维持超过1百万次循环。

图17-图19显示页编程照射量(shot count)(亦即，用于在一编程、确认，再试循环算法中成功地编程所需要的编程脉冲的数目)及超过100,000次编程/擦除循环的总擦除时间变化。此图显示关于页编程照射量的最差状况计算的踪迹、一平均数目的页编程照射量及一总数擦除时间踪迹。图17显示关于一第一组的100,000次循环的性能。图18显示关于在热退火之后的一第二组的100,000次循环的性能。图19显示关于利用热退火的一第十组的100,000次循环的性能。这些图显示在第十组的100,000次P/E循环之后伴随着一热退火，编程/擦除循环条件几乎完全被恢复，并显示超过一百万次循环的耐久性。

图20显示关于一BE-SONOS存储器单元中，利用及不利用热退火的擦除性能，BE-SONOS存储器单元具有一多层隧穿层、一电荷捕捉层及一阻挡层，多层隧穿层包括1.3nm的氧化硅、2nm的氮化硅及3.5nm的氧化硅，电荷捕捉层包括7纳米的氮化硅及一个包括8.5nm的氧化硅的阻挡层。一个-17伏特的-FN擦除偏压是被施加横越过栅极及装置的本体。关于在这些条件下的从约5V至约0V的一门限值降低的在25℃的擦除时间是接近1秒。于250℃的提升的温度，在这些条件下的擦除时间降至大约11ms。因此，图20显示在一擦除操作期间施加热退火可改善擦除性能。

图21为退火时间的阿列尼厄图表(秒对q/(kT))，显示关于在一BE-SONOS装置中的热辅助擦除操作的估计的退火时间。三个踪迹是被显示，其中最上踪迹呈现1.2电子伏特的活化能，在中间的踪迹呈现1.5电子伏特的活化能，而较低的踪迹呈现1.8电子伏特的活化能。又，为了计算，基于实验假设用于恢复所需要的退火时间于250℃下大约是两个小时。基于显示于曲线图的计算，在大约600℃的温度下，所需要的退火时间将只有一些毫秒(ms)，且是因此适合在目前闪存规格的擦除速度需求之内使用。使用说明于此的电阻式加热可达成像600℃那样的温度。

图22为一集成电路上的一存储器阵列的一区段的简化视图。存储器包括一阵列的存储器单元，其包括多行与多列。此阵列的存储器单元可能被配置在一NAND构造中。此阵列中的存储器单元可包括位于一绝缘衬底上的半导体本体。

图22所显示的区段包括排列成局部字线2230a至2230f的字线段。局部字线是与一种配置中的对应对的全局字线(以区段的反侧的两个结尾箭号表示)耦接，其可参考局部字线2230a被理解。一第一开关2262L是用于经由一接点2281而将一对中的一第一全局字线2260L连接至局部字线2230a。一第二开关2262R是用于经由一接点2283将此对中的一第二全局字线2260R连接至局部字线2230a。此种配置是以一种关于此阵列的存储器单元的所显示的方块中的每条局部字线及其对应对的全局字线的图案被重复。因此，第一(或左侧)开关2262L与第二(或右侧)开关2262R被耦接至局部字线2230a至2230f的对应的第一(左)与第二(右)端。存储器亦包括沿着对应行的位线2210。位线可包括近端位线2210，其是经由接点2215耦接至全局位线(未显示)。

将偏压连接至局部字线的电路包括耦接至一对全局字线的开关2262L、2262R。此对全局字线包括多条沿着相对应的列耦接至局部字线2230a至2230f的第一开关2262L的第一全局字线2260L，以及多条沿着相对应的列耦接至局部字线2230a至2230f的第二开关2262R的第二全局字线2260R。

存储器包括耦接至图22所显示的阵列的一地址译码器(未显示)，其包括耦接至局部字线2230a至2230f的第一开关2262L与第二开关2262R的一局部字线译码器，用以将选择的局部字线耦接至相对应对的全局字线2260L与2260R。此例子的局部字线译码器被耦接至第一局部字线选择线2270L与第二局部字线选择线2270R，其分别控制第一开关2262L与第二开关2262R，以供图22所显示的阵列中的单元的一方块或一行的方块使用。每个第一开关2262L可包括一FET晶体管，其具有一栅极、一输入以及一输出。第一局部字线选择线2270L被耦接至第一开关2262L的栅极。第一开关2262L的输入被耦接至第一全局字线2260L。第一开关2262L的输出被耦接至局部字线2230a至2230f的第一端。

同样地，每个第二开关2262R可包括具有一栅极、一输入以及一输出的一FET晶体管，例如一种金属-氧化物-半导体场效晶体管(MOSFET)。第二局部字线选择线2270R被耦接至第二开关2262R的栅极。第二开关2262R的输入被耦接至第二全局字线2260R。第二开关2262R的输出被耦接至局部字线2230a至2230f的第二端。

譬如结合图3与图4，存储器包括如上所述耦接至对应对的全局字线的多个配对的字线驱动器与字线终端电路。配对的字线驱动器与字线终端电路包括耦接至此相对应对中的一第一全局字线2260L的一字线驱动器，以及耦接至此相对应对中的第二全局字线2260R的一字线终端电路。字线驱动器电路与字线终端电路是适合于施加不同的偏压条件至第一与第二全局字线，以能在选择的局部字线上引发一选择的偏压配置。字线驱动器与终端电路可通过使用类似的电路而被实施，用以将选择的偏压条件施加至局部字线，包括电压电平、电流源、偏压电路等等。标语″驱动器″与″终端电路″是使用于此，用以暗示在任何既定操作中的电路的角色可以是不同的，于此譬如施加比另一个更高的电压，且未必暗示它们是使用不同的电路设计而实施。

于此实施例中，为了说明的目的，存储器单元的方块包括六条近端位线与六条局部字线。此技术的实施例可包括各种尺寸的方块。举例而言，在一NAND架构中，每个方块可包括在串行选择晶体管与接地选择晶体管之间的16、32或64条局部字线。又，以近端位线的数目的角度看，可依据待被实现的期望热退火特征以及局部字线的电阻选择方块的宽度。

局部字线的电阻为所使用的材料、局部字线的剖面积以及局部字线的长度的函数。在一代表实施例中，局部字线的材料可包括金属或其他材料，其具有大约1欧姆/平方与大约30nm×30nm的剖面积的一薄片电阻。局部字线的长度可以是大约150μ，其将譬如容纳给定100nm间隔的1500条近端位线。当然这些数值取决于在集成电路的设计上可被纳入考虑的各种因素。

显示于此例中的存储器单元的阵列是以一种NAND配置被排列，于此近端位线2210包括一连串的单元中的存储器单元的通道。每个NAND串行包括经由接点2215将串行(亦即，近端位线2210)耦接至一全局位线的一串行选择开关2290，以及将串行(亦即，近端位线2210)耦接至一共通源极线2250或其他参照符号的一接地选择开关2280。串行选择开关可以通过具有一串行选择线SSL 2220的一栅极的一MOS晶体管而形成。接地选择开关可以通过具有一接地选择线GSL 2240的一栅极的一MOS晶体管而形成。

在操作上，第一全局字线2260L与第二全局字线2260R两者被控制，以经由第一开关2262L与第二开关2262R将偏压条件连接至局部字线2230a至2230f，包括在组合偏压配置中用以引发电流以供热退火以及供其他需要选择的存储器单元的操作使用。

图23为施加偏压给一阵列的存储器单元的电路的立体图。此电路包括多条近端位线2310a、2310b，以及多条局部字线2330a、2330b、2330c。存储器单元产生于近端位线2310a、2310b与局部字线2330a、2330b、2330c的交点。第一与第二开关(例如局部字线2330a上的开关2362L与2362R)被耦接至每一条局部字线2330a、2330b、2330c的第一与第二端。于此实施例，局部字线的左端上的开关2362L被耦接至接触构造2363L，它们是藉此连接至伏在局部字线上面的全局字线2360L。又，局部字线的右端上的开关2362R被耦接至接触构造2363R，它们是藉此连接至伏在局部字线下面的全局字线2360R。于此例子中的一局部字线译码器被耦接至第一局部字线选择线2370L与第二局部字线选择线2370R，其分别控制开关2362L与开关2362R。用于施加一偏压配置至存储器单元的方块的电路的这种配置，可利用在一阵列的存储器单元之下的一绝缘层而在装置中被实施，例如在使用薄膜存储器单元的实施例中被实施。

图24为一阵列构造的剖面图，于其中一第一全局字线2460L是被部署在一局部字线2430之上，而一第二全局字线2460R是被部署在局部字线2430之下。此阵列的剖面图是沿着第一全局字线2460L、第二全局字线2460R以及局部字线2430。于此构造中，一绝缘层2401伏在一衬底(未显示)上面，此衬底可包括多重层的存储器阵列、逻辑电路以及其他集成电路特征部。一第一图案化导体层伏在绝缘层2401上面，于其中布局包括全局字线2460R的″第二″全局字线。绝缘层2402伏在包括全局字线2460R的图案化导体层上面。覆盖于绝缘层2402上的是一阵列层，其包括多条近端位线2410a、2410b、2410c、2410d连同用于选择局部字线2430的开关的晶体管本体2462L与2462R。多条近端位线2410a、2410b、2410c、2410d是被排列于此视图中，以能使位线延伸进入并离开纸张的平面。

一存储器元件层2480(例如多层介电电荷捕捉构造)伏在多条近端位线2410a、2410b、2410c、2410d上面。局部字线2430伏在存储器元件层2480上面。局部字线选择线2470L与2470R分别伏在晶体管本体2462L与2462R上面。局部字线选择线2470L与2470R是被排列于此视图中，以能使它们延伸进入并离开纸张的平面。

晶体管本体2462L与2462R包括源极、通道以及漏极区域(未显示)。局部字线选择线2470L与2470R是被配置成在晶体管本体2462L与2462R的通道上面的栅极。晶体管本体2462L的源极与漏极端子的其中一个被连接至在局部字线上面延伸的一导电插塞2469L，而晶体管本体2462L的源极与漏极端子的另一个是经由一连接器2468L连接至局部字线2430的一第一端。同样地，晶体管本体2462R的源极与漏极端子的其中一个被连接至在局部字线下面延伸的一导电插塞2469R，而晶体管本体2462R的源极与漏极端子的另一个是经由一连接器2468R连接至局部字线2430的一第二端。在某些实施例中，局部字线2430可延伸在晶体管本体2462L与2462R以及且形成于其间的接点的上面，以作为更复杂的连接器2468L与2468R的替代方案。

包括局部字线2430以及局部字线选择线2470L与2470R的构造被部署在一绝缘填充2403之内。一第二图案化导体层伏在绝缘填充2403上面，于其中布局包括全局字线2460L的″第一″全局字线。如显示的，导电插塞2469L将晶体管本体2462L连接至上层的全局字线2460L。同样地，导电插塞2469R将晶体管本体2462R连接至下层的全局字线2460R。绝缘层2404伏在包括全局字线2460L的图案化导体层上面。

图25为施加偏压给一阵列的存储器单元的电路的立体图。此电路包括多条近端位线2510a、2510b以及多条局部字线2530a、2530b、2530c。存储器单元产生于近端位线2510a、2510b与局部字线2530a、2530b、2530c的交点。第一与第二开关(例如局部字线2530a上的开关2562L与2562R)被耦接至每一条局部字线2530a、2530b、2530c的第一与第二端。于此实施例，局部字线的左端上的开关2562L被耦接至接触构造2563L，它们是藉此连接至伏在局部字线上面的全局字线2560L。又，局部字线的右端上的开关2562R被耦接至接触构造2563R，它们是藉此连接至全局字线2560R，且亦伏在局部字线上面。于此例子中的一局部字线译码器被耦接至第一局部字线选择线2570L与第二局部字线选择线2570R，其分别控制开关2562L与开关2562R。

图26A为一阵列构造的剖面图，于其中全局字线对的第一全局字线2660L与第二全局字线2660R两者是部署在局部字线上面。此阵列的剖面图是沿着局部字线2630，其中第一与第二全局字线以相同电平与附图中的一断流器(cutout)特征部对准以显露两者。于此构造中，一个半导体衬底2601包括被沟道隔离构造2615a、2615b、2615c、2615d、2615e隔开的多条近端位线2610a、2610b、2610c、2610d。又，晶体管本体2662L与晶体管本体2662R被形成于此阵列中的每个列上的衬底2601中。晶体管本体2662L与晶体管本体2662R包括源极、通道以及漏极区域(未显示)。一存储器元件层2680(例如多层介电电荷捕捉构造)伏在多条近端位线2610a、2610b、2610c、2610d上面。一局部字线2630伏在存储器元件层2680上面。局部字线选择线2670L与2670R分别伏在晶体管本体2662L与晶体管本体2662R中的晶体管通道上面。局部字线选择线2670L与2670R是被排列于此视图中，以能使它们延伸进入并离开纸张的平面。

局部字线选择线2670L与2670R是被配置成在晶体管本体2662L与晶体管本体2662R的通道上面的栅极。晶体管本体2662L的源极与漏极端子的其中一个被连接至延伸在局部字线上面的一导电插塞2669L，而晶体管本体2662L的源极与漏极端子的另一个是经由一连接器2668L连接至局部字线2630的一第一端。同样地，晶体管本体2662R的源极与漏极端子的其中一个被连接至延伸在局部字线上面的一导电插塞2669R，其朝垂直于纸张的平面的方向潜在地偏移，而晶体管本体2662R的源极与漏极端子的另一个是经由一连接器2668R连接至局部字线2630的一第二端。在某些实施例中，局部字线2630可延伸在晶体管本体2662L与晶体管本体2662R以及形成于其间的接点上面，以作为更复杂的连接器2668L与2668R的替代方案。

包括局部字线2630以及局部字线选择线2670L与2670R的构造是部署在一绝缘填充2603之内。一图案化导体层伏在绝缘填充2603上面，于其中布局包括全局字线2660L的″第一″全局字线与包括全局字线2660R的″第二″全局字线。如显示的，导电插塞2669L将晶体管本体2662L连接至上层的全局字线2660L。同样地，导电插塞2669R将晶体管本体2662R连接至上层的全局字线2660R。绝缘层2604伏在包括全局字线2660L与全局字线2660R的图案化导体层上面。

图26B显示关于局部字线2630a与上层对的全局字线2660L/2660R，以及局部字线2630b与上层对的全局字线2661L/2661R的布局或俯视图。在这些对的全局字线中的第一与第二全局字线两者伏在局部字线上面的实施例中，可增加垂直于局部字线的间隔以为每条局部字线容纳两条全局字线。全局字线可具有一″扭转(twisted″)″布局，其可改善接触至下层的局部字线选择晶体管的弹性，或它们可以是直线状，如图26B所示。又，在某些实施例中，第一全局位线可在覆盖于局部字线上的一第一图案化导体层中被实施，而每对中的第二全局位线可在覆盖于第一全局位线上的一额外图案化导体层中被实施。

包括配置在存储器阵列的上方的第一全局字线2660L与第二全局字线2660R的构造，可通过使用主体硅装置上的闪存以及绝缘体上硅型装置上的薄膜晶体管TFT闪存及其他存储器构造而被实施。

图27A至图27D显示用来将偏压条件施加至此阵列中的存储器单元的全局字线/局部字线电路的各种配置。在图27A中，一NAND架构阵列是显示有四个区段，其包括一般在符合圆形2701、2702、2703、2704的阵列的区域中的存储器单元。在一NAND架构中，全局位线GBL(例如2740)是沿着具有串行选择晶体管与接地选择晶体管的行而被配置，用于将个别串行耦接在一全局位线GBL与一共通源极CS线2714之间。于此图中，全局位线GBL伏在阵列上面，并只显示于与串行选择晶体管的接触点，用以避免模糊化图中的其他部分。串行是通过使用上区段上的一串行选择线SLL 2709以及下区段上的一串行选择线2710而耦接至它们对应的全局位线，串行选择线SLL 2709与串行选择线2710是与字线平行被配置并作为供如所显示的串行选择晶体管用的栅极。串行是通过使用上区段的一接地选择线GSL 2712以及下区段的一接地选择线GSL 2713而耦接至共通源极CS线。如所显示的，有沿着阵列中的存储器单元的每个列而被配置的成对的全局字线GWL1、GWL2。这种布局可被视为沿着位线自上至下反射镜影像布局，藉以允许区段共享至全局位线的共通源极线与接点。在每个区段之内，局部字线(以粗虚线表示)是以每端上的MOS晶体管的型式连接至开关。这些开关是通过使用一左局部字线选择线LWSL(例如2721)与一右局部字线选择线LWSR(例如2722)而受到控制。这些开关可被排列在各种配置中。于此例子中，图27A所显示的开关配置的放大视图是显示于圆形2750中。圆形2750中的开关配置显示沿着一列(其包括一左侧局部字线LWL-L与一右侧局部字线LWL-R)延伸的一第一全局字线GWL1与一第二全局字线GWL2。一MOS晶体管2752具有耦接至左侧局部字线LWL-L的一第一源极/漏极端子以及耦接至一第一层间接点2753(其连接至第一全局字线GWL1)的第二源极/漏极端子。一MOS晶体管2754具有耦接至右侧局部字线LWL-R的一第一源极/漏极端子以及耦接至一第二层间接点2755(其连接至第二全局字线GWL2)的第二源极/漏极端子。圆形2750所显示的开关配置是经由此阵列而重复在局部字线的末端上，并允许每条局部字线的一端连接至其中一条全局字线，且允许每条局部字线的另一端连接至其他的全局字线。

图27B显示一替代阵列布局，于其中圆形2750A中的开关配置利用单一层间接点2757而非两个层间接点，如图27B所示。于此图中对于类似的元件重复使用于图27A中的参考数字，且不再说明这种元件。于此例子中，在圆形2750A与2750B中有两个开关配置。圆形2750A中的开关配置显示沿着一列(其包括一左侧局部字线LWL-L与一右侧局部字线LWL-R)延伸的一第一全局字线GWL1与一第二全局字线GWL2。一MOS晶体管2752A具有耦接至左侧局部字线LWL-L的一第一源极/漏极端子以及耦接至层间接点2757(其连接至第一全局字线GWL1)的第二源极/漏极端子。一MOS晶体管2754A具有耦接至右侧局部字线LWL-R的一第一源极/漏极端子以及耦接至相同的层间接点2757(其连接至第一全局字线GWL1)的第二源极/漏极端子。

圆形2750A中的开关配置显示沿着一列(其包括一左侧局部字线LWL-L与一右侧局部字线LWL-R)延伸的一第一全局字线GWL1与一第二全局字线GWL2。一MOS晶体管2752A具有耦接至左侧局部字线LWL-L的一第一源极/漏极端子以及耦接至层间接点2757(其连接至第一全局字线GWL1)的第二源极/漏极端子。一MOS晶体管2754A具有耦接至右侧局部字线LWL-R的一第一源极/漏极端子以及耦接至相同的层间接点2757(其连接至第一全局字线GWL1)的第二源极/漏极端子。

圆形2750B所显示的开关配置是被排列以将局部字线连接至位在每段的相反侧的第二全局字线GWL2。因此，配置2750B包括沿着一列(其包括一左侧局部字线LWL-L与一右侧局部字线LWL-R)延伸的一第一全局字线GWL1与一第二全局字线GWL2。一MOS晶体管2752B具有耦接至左侧局部字线LWL-L的一第一源极/漏极端子以及耦接至层间接点2758(其连接至第二全局字线GWL2)的第二源极/漏极端子。一MOS晶体管2754B具有耦接至右侧局部字线LWL-R的一第一源极/漏极端子以及耦接至相同的层间接点2758(其连接至第二全局字线GWL2)的第二源极/漏极端子。开关配置2750A与2750B的图案是经由此阵列而重复，并允许每条局部字线的一端连接至其中一条全局字线，且允许每条局部字线的另一端连接至其他的全局字线。

图27C与图27D显示沿着存储器阵列中的一列而排列的全局字线对与局部字线，以及对应的全局字线驱动器的代表配置，于此一驱动器亦可作为一全局字线终端电路。

图27C显示类似图27B的配置，其包括包含全局字线2762与2765的一第一全局字线对。全局字线2762是连接于一端上的一左/右全局字线驱动器2760与另一端上的一互补式左/右全局字线驱动器2761之间。同样地，全局字线2765是连接于一端上的一左/右全局字线驱动器2763与另一端上的一互补式左/右全局字线驱动器2764之间。

于此说明中，有沿着列被排列的四个字线段(2766-2769)与相对应的全局字线对2762/2765。全局字线2762上的一接点2772是经由一开关连接至局部字线2766的右端。局部字线2766的左端是经由一第一开关连接至全局字线2765上的接点2770。又，全局字线2765上的接点2770是经由一第二开关连接至局部字线2767的左端。全局字线2762上的接点2773是经由一第一开关连接至局部字线2767的右端，并经由一第二开关连接至局部字线2768的左端。局部字线2768的右端是经由一第一开关连接至全局字线2765上的接点2771。又，全局字线2765上的接点2771是经由一第二开关连接至局部字线2769的左端。全局字线2762上的接点2774是经由一开关连接至局部字线2769的右端。

于此配置中，驱动器2760与2761可基于局部字线选择器译码而被配置，以能使在导电模式(例如热退火)期间横越过局部字线所施加的偏压条件通过依据选择的局部字线交替较高电压与较低电压角色来维持相同的电流方向。或者，依据选择的局部字线，可允许导电模式利用朝相对方向的电流操作。

图27D显示类似图27A的配置，其包括一个包含全局字线2782与2785的第一全局字线对。全局字线2782是连接于一端上的一左全局字线驱动器2780与另一端上的一互补式右全局字线驱动器2781之间。同样地，全局字线2785是连接于一端上的一左全局字线驱动器2783与另一端上的一互补式右全局字线驱动器2784之间。

于此说明中，有沿着列被排列的四个字线段(2786-2789)与相对应的全局字线对2782/2785。全局字线2785上的接点2790、2791、2792以及2793是经由各自的开关连接至各自的局部字线2786至2789的右端。全局字线2782上的接点2794、2795、2796以及2797是经由各自的开关连接至各自的局部字线2786至2789的左端。

于此配置中，在全局字线以及耦接至局部字线的开关之间有两倍的多的层间接点，如图27C的配置。然而，全局字线驱动器可被配置，以能使它们独立于选择的局部字线专门地操作作为一左侧驱动器或作为一右侧驱动器。

图28显示一代表处理过程，于其中热退火循环是通过使用第一与第二全局字线而穿插在关于存储器装置的任务功能操作(读取、编程、擦除)之间。在装置的操作期间，执行编程/擦除循环操作，如以方块2801表示。装置上的控制电路包括用以维持编程与擦除循环、编程循环或擦除循环的次数计算或计数(例如通过计算编程操作，通过计算擦除操作，或通过计算编程与擦除操作对)的逻辑(方块2803)，并监视此计算(方块2805)。控制电路亦包括用于执行于下所说明之后续步骤的逻辑。如果计数尚未达到一门限值，则控制电路进行回圈以继续计数循环。当计数达到一门限值时，则控制电路接着将第一与第二全局字线耦接至选择的对应的局部字线(2810)，并控制多个配对的字线驱动器与字线终端电路，用以施加偏压至在选择的局部字线中引发电流的全局位线对(2815)。

编程与擦除循环计数与热退火循环可在适合一特定实施例时，根据多组的单元，例如根据逐列基础、根据逐行基础、根据逐方块基础，或遍及整个阵列而被施加。退火可在适合功率消耗需求与一既定实施例的其他需求时，同时被施加至单元的一列或行，或施加至较多组的单元。

图29显示另一种处理过程，于其中热退火循环是通过使用第一与第二全局字线而穿插在关于存储器装置的任务功能操作(读取、编程、擦除)之间。在图29的处理过程中，编程/擦除循环操作是在正常操作期间被执行，如以方块2901表示。控制电路包括用以监测一区块擦除功能的执行以及用于执行于下所说明之后续步骤的逻辑。控制电路决定何时已完成一区块擦除操作(方块2905)。如果没有区块擦除操作被完成，则控制电路继续监视且正常操作。如果成功地完成一次区块擦除操作，则控制电路为对应的局部字线(2910)译码第一与第二全局字线，并控制多个配对的字线驱动器与字线终端电路，用以施加偏压至在选择的局部字线中引发电流的全局位线对(2915)。

图30显示一代表处理过程，于其中热退火是通过使用第一与第二全局字线而在关于存储器装置的一任务功能(于此例子中的一区块擦除)期间被施加。在图30的处理过程中，关于存储器装置的正常编程/擦除循环正发生，如以方块3001表示。控制电路包括用以决定一区块擦除是否已被要求(方块3005)并用于执行于下所说明之后续步骤的逻辑。如果一区块擦除尚未被要求，则控制电路继续正常操作与监视。如果一区块擦除操作被要求，则控制电路在区块擦除操作期间终结字线，以能使被擦除的存储器单元可利用热产生电流，或者以其他方式施加热退火(方块3007)。如上所述，这不但可改善擦除性能，而且允许介电电荷捕捉构造从编程/擦除循环损坏恢复。当完成区块擦除功能(方块3020)时，处理过程回复至正常操作。

依据本技术的实验已为后编程/擦除循环的装置施加各种字线电流及退火脉冲，于此存储器装置是在一测试配置中的BE-SONOS介电电荷捕捉存储器。字线电流包括1.2mA、1.6mA以及2mA。退火脉冲的范围从0.1毫秒(ms)至100秒。存储器装置执行10,000次PE循环以看见损坏效果。就在热退火期间的门限电压漂移、次门限斜率恢复以及转导而论的实验结果被详细说明于下。

图31为门限电压对退火脉冲宽度的曲线图，显示在热退火期间的门限电压漂移的实验结果。在任何编程/擦除循环的前的门限电压大约为6.2V。在没有退火的情况下，且在10,000次PE循环之后，编程的门限电压漂移成大约7.0V。利用1.2mA、1.6mA以及2mA的退火电流，而退火电流是一毫秒或更少，门限电压分别漂移成大约6.7V、6.4V以及5.7V。因此，实验证明当字线电流为1.6mA或2mA时，由字线加热器所提供的脉冲退火可提供在退火脉冲宽度的一毫秒之内的非常快速的门限电压恢复时间。

图32为次门限斜率对退火脉冲宽度的曲线图，显示在热退火之后的次门限恢复的实验结果。对应于上述的门限电压漂移的实验结果，后PE循环的装置显现快速的次门限斜率(SS)恢复。在任何编程/擦除循环之前，在测试之下的存储器装置显现大约在220mV/10年及280mV/10年之间的SS。在10,000次编程/擦除循环之后，在没有退火的情况下，在测试之下的存储器单元显现大约在410mV/10年与490mV/10年之间的SS。利用1.2mA、1.6mA以及2mA的退火电流，在几毫秒之内，在测试之下的存储器单元分别显现大约430mV/10年、360mV/10年以及250mV/10年的SS。因此，实验证明由字线加热器所提供的脉冲退火，可利用一毫秒退火脉冲宽度提供快速的次门限斜率恢复时间，且字线电流大约是2mA。

图33为转导对退火脉冲宽度的曲线图，显示在热退火期间的转导恢复的实验结果。对应于上述的门限电压漂移与次门限斜率恢复的实验结果，后编程/擦除循环的装置显现快速转导(gm)恢复。在任何编程/擦除循环的前，在测试之下的存储器装置显现大约在0.11μA/V以及0.14μA/10年之间的gm。在10,000次编程/擦除循环之后，在没有退火的情况下，在测试之下的存储器装置分别显现大约在0.4μA/V与0.9μA/V之间的gm。利用1.2mA、1.6mA以及2mA的退火电流，在一毫秒左右之内，在测试之下的存储器单元分别显现大约0.85μA/V、0.8μA/V以及1.1μA/V的gm。因此，实验证明由字线加热器所提供的脉冲退火可提供快速的转导恢复时间。

一项10个百万循环编程/擦除循环耐久性测试已被实现以测试由本技术所作出的耐久性改善。此测试在每10,000次编程/擦除循环直到10,000,000次编程/擦除循环之后施加一热退火。编程/擦除循环是利用一种哑巴模式(dumb-mode)(具有于+19V下持续10μsec的一单发(one-shot)编程操作以及于-13V下持续10msec(毫秒)的一单发擦除操作)而完成。通过横越过栅极的压降所造成的具有2mA栅极电流的100msec的热退火脉冲，是在每10,000次编程/擦除循环之后被施加。耐久性测试的结果被说明于下。

图34为门限电压对编程/擦除循环次数的曲线图，显示热退火的实验结果。耐久性测试的结果显示在每10,000次编程/擦除循环之后，处于编程状态的门限电压由于装置退化向上漂移了大约1V。在施加热退火脉冲之后，处于编程状态的门限电压由于退火与电荷损失降低。

图35为次门限斜率对编程/擦除循环次数的曲线图，显示热退火的实验结果。耐久性测试的结果显示次门限斜率在热退火之后完全被恢复至在200mV/10年之下。

图36为漏极电流对控制栅电压的曲线图，显示在编程/擦除循环期间同时施加热退火的IV曲线的实验结果。耐久性测试的结果显示关于编程与擦除状态的相对应的IV曲线(漏极电流对控制栅)显现出，以每10,000次编程/擦除循环施加热退火的方式在1千万次编程/擦除循环之后不会有退化。

图37为门限电压对保持时间的曲线图，显示施加热退火的实验结果。此实验是针对于室温下且于150℃下的保持时间、针对没有编程/擦除循环的闪存装置以及针对具有1千万次循环以上的存储器装置而实施。2mA/10秒的热退火脉冲已被施加至具有1千万次编程/擦除循环以上的存储器装置。具有1千万次循环以上的存储器装置显现出可以与于室温下以及于150℃下的闪存装置比较的保持时间，而大约0.2V的门限电压漂移亦可与闪存装置比较。

图38-图45显示各种型式的闪存单元，其中局部字线、全局字线配置以及允许如于此所说明的热退火技术的其他构造可被应用至此闪存单元。

图38为为了热退火操作而配置的一浮动栅存储器单元的剖面图。存储器单元包括一衬底3810。源极与漏极区域3820与3830被形成于衬底3810中。一隧道氧化层3860是形成在衬底3810、源极区域3820与漏极区域3830上方。一浮动栅3870是在隧道氧化层3860上方。一多晶硅层间氧化层是在浮动栅3870上方。一控制栅3890被形成于多晶硅层间氧化层3880的顶端上。

为了热退火操作，控制栅3890可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线与一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图39为为了热退火操作而配置的一纳米晶体存储器单元的剖面图。存储器单元包括一衬底3910。源极与漏极区域3920与3930被形成于衬底3910中。一栅极氧化层3980是形成在衬底3910、源极区域3920与漏极区域3930上方。纳米晶体微粒3970是埋入在栅极氧化层3980之内。一控制栅3990被形成于栅极氧化层3980的顶端上。

为了热退火操作，控制栅3990可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线与一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一开关与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图40为为了热退火操作而配置的一TANOS(TaN/Al₂O₃/SiN/SiO₂/Si)存储器单元的剖面图。存储器单元包括一衬底4010。源极与漏极区域4020与4030被形成于衬底4010中。包括SiO2的一隧穿介电层4060是形成在衬底4010、源极区域4020与漏极区域4030上方。包括SiN的一捕捉层4070是形成在隧穿介电层4060上方。包括Al₂O₃的一阻挡氧化层4080是形成在捕捉层4070上方。一控制栅4090被形成于阻挡氧化层4080的顶端上。

为了热退火操作，控制栅4090可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线与一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图41为为了热退火操作而配置的一MA-BESONOS存储器单元的剖面图。存储器单元包括一衬底4110。源极与漏极区域4120与4130被形成于衬底4110中。包括一ONO(氧化物-氮化层-氧化物)隧穿构造的一带隙工程隧穿势垒4150是形成在衬底4110、源极区域4120与漏极区域4130上方。包括SiN(氮化硅)的一电荷捕捉介电层4160是形成在带隙工程隧穿势垒4150上方。一上氧化层4170是形成在电荷捕捉介电层4160上方。一高介电常数覆盖层4180是形成在上氧化层4170上方。一控制栅4190被形成于高介电常数覆盖层4180的顶端上。控制栅4190可能是金属栅极或多晶硅栅极。

为了热退火操作，控制栅4190可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线与一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图42为为了热退火操作而配置的一种FinFET存储器单元的剖面图。存储器单元包括形成于从一衬底伸出的一衬底鳍片(未显示)上的源极与漏极区域4220与4230。源极与漏极区域4220与4230具有一宽度4225。一ONO(氧化物-氮化物-氧化物)叠层4250被形成于衬底鳍片上。ONO叠层4250包括在衬底鳍片上方的一下氧化层、在下氧化层上方的一电荷捕捉层(SiN)，以及在电荷捕捉层上方的一上氧化层。一控制栅4290是形成在ONO叠层4250的顶端上。控制栅4290具有一长度4295。

为了热退火操作，控制栅4290可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线及一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图43为为了热退火操作而配置的一分离栅存储器单元的剖面图。存储器单元包括一衬底4310。源极与漏极区域4320与4330被形成于衬底4310中。一隧道氧化层4395是形成在衬底4310上方。一栅极4390是形成在隧道氧化层4395上方。一浮动栅4370亦形成在隧道氧化层4395上方。

为了热退火操作，栅极4390可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线与一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图44为为了热退火操作而配置的另一个分离栅存储器单元的剖面图。存储器单元包括一衬底4410。源极与漏极区域4420与4430被形成于衬底4410中。一第一隧道氧化层4495是形成在衬底4410上方。一存取栅极4490是形成在第一隧道氧化层4495上方。一第二隧道氧化层4475是形成在衬底4410上方。一浮动栅4470是形成在第二隧道氧化层4475上方。一介电层4485是形成在浮动栅4470上方。一控制栅4480是形成在介电层4485上方。一隔离间隙4460是被构建以使存取栅极4490与控制栅4480和浮动栅4470分离。

存取栅极4490具有一宽度4493。控制栅4480具有一宽度4483。隔离间隙4460具有一宽度4463。第一隧道氧化层4495具有厚度4493。第二隧道氧化层4475具有一厚度4473。源极与漏极区域4420与4430具有一厚度4425。

为了热退火操作，存取栅极4490及/或控制栅4480可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线与一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图45为为了热退火操作而配置的一种SONOS(硅氧化氮氧化硅)存储器单元的剖面图。存储器单元包括一衬底4510。源极与漏极区域4520与4530被形成于衬底4510中。一下氧化层4560是形成在衬底4510、源极区域4520与漏极区域4530上方。一电荷捕捉层4570是在下氧化层4560上方。电荷捕捉层4570可包括例如Si3N4的氮化硅材料。位线4550是由电荷捕捉层4570所包围。一上氧化层4580是在电荷捕捉层4570上方。一栅极4590被形成于上氧化层4580的顶端上。

为了热退火操作，控制栅4590可能耦接至一局部字线，其是经由一第一开关与一第二开关而耦接至一第一全局字线及一第二全局字线。在操作上，第一全局字线与第二全局字线两者可经由第一与第二开关被译码以提供偏压至局部字线，用以引发供热退火用的电流。于其他实施例中，譬如利用以下相关于图54-图58所讨论的方法而实施的二极管搭接可能用来引发热退火。又，在某些实施例中可能利用通道电流以引发热退火。

图46为一种分段字线NOR存储器阵列的一区段的简化视图，分段字线NOR存储器阵列包括第一全局字线对4660L、4660R，第二全局字线对4661L、4661R，多条局部字线4632，以及多条局部字线4634。于此例子中，存在有一阵列的闪存单元，其包括以一NOR配置被排列的沿着局部字线4632的单元4682、4684、4686，以及沿着局部字线4634的对应的单元。于此说明中，每条局部字线段上只有三个单元。然而，如上所述，遍及依据热退火处理过程的需求所决定的分段的长度，每条字线段可被耦接至多多个单元。一共通源极线4690被耦接至单元的源极端子，并耦接至源极线终端电路(未显示)，其执行如为阵列的特定实施例所指定的。位线BLn-1、BLn与BLn+1被耦接至此阵列的行中的单元的漏极侧，并耦接至供特定阵列用的存取电路设计。

局部字线4632在左侧具有多个接触点4664L，且在右侧具有接触点4664R。类似的终端点被形成于局部字线4634上。包括左侧的晶体管4662L与右侧的4662R的开关被耦接至左侧的相对应的接触点4664L与右侧的4664R，并耦接至相对应的全局字线4660L与4660R。左侧的控制线4670L与右侧的4670R被耦接至此阵列的一区段中的晶体管4662L与4662R的栅极，用以如上所述控制电流施加至局部字线。在另一实施例中，接触点4664L与4664R是譬如利用以下相关于图54-图58所讨论的方法，而经由二极管耦接至第一与第二导体，电流是藉此而在局部字线4634中被引发。

图47为一种分段字线虚接地存储器阵列的一区段的简化视图，分段字线虚接地存储器阵列包括第一全局字线对4760L、4760R，第二全局字线对(未标示)，多条局部字线4732以及多条局部字线4734。于此例子中，存在有一阵列的闪存单元，其包括以一虚接地配置被排列的沿着局部字线4732的单元4782、4784、4786、4788，以及沿着局部字线4734的对应的单元。于此说明中，每条局部字线段上只有四个单元。然而，如上所述，遍及依据热退火处理过程的需求所决定的分段的长度，每条字线段可被耦接至多多个单元。位线BLn-2、BLn-1、BLn、BLn+1以及BLn+2被耦接至此阵列的行中的单元的对向侧，并耦接至为特定阵列设计的存取电路。

局部字线段4732在左侧具有接触点4764L，且在右侧具有接触点4764R。类似的终端点被形成于局部字线4734上。包括左侧的晶体管4762L与右侧的晶体管4762R的开关被耦接至左侧的相对应的接触点4764L与右侧的接触点4764R，并耦接至相对应的全局字线4760L与4760R。左侧的控制线4770L与右侧的控制线4770R被耦接至此阵列的一区段中的晶体管4762L与4762R的栅极，用以如上所述控制电流施加至局部字线。在另一个实施例中，接触点4764L与4764R是譬如利用以下相关于图54-图58所讨论的方法而经由二极管耦接至第一与第二导体，电流是藉此而在局部字线4734中被引发。

图48为一种分段字线AND存储器阵列的一区段的简化视图，分段字线AND存储器阵列包括第一全局字线对4860L、4860R，第二全局字线对(未标示)，以及局部字线4832与4834。于此例子中，存在有一阵列的闪存单元，其包括以一AND阵列配置被排列的沿着局部字线段4832的单元4882、4884、4886，以及沿着局部字线段4834的对应的单元。于此说明中，每条局部字线段上只有三个单元。然而，如上所述，遍及依据热退火处理过程的需求所决定的分段的长度，每条字线段可被耦接至多多个单元。位线BL0、BL1、...BLn以及电源线SL0、SL1、...SLn被耦接至此阵列的行中的单元的对向侧，并耦接至为特定阵列设计的存取电路。

字线段4832在左侧具有接触点4864L，且在右侧具有接触点4864R。类似的终端点被形成于字线段4834上。包括左侧的晶体管4862L与右侧的晶体管4862R的开关被耦接至左侧的相对应的接触点4864L与右侧的接触点4864R，并耦接至相对应的全局字线对4860L与4860R。左侧的控制线4870L与右侧的控制线4870R被耦接至此阵列的一区段中的晶体管4862L与4862R的栅极，用以如上所述控制电流施加至局部字线。在另一个实施例中，接触点4864L与4864R是譬如利用以下相关于图54-图58所讨论的方法，而经由二极管耦接至第一与第二导体，电流是藉此而在字线段4834中被引发。

图49为一种为了存储器单元的热退火而配置的使用垂直栅极的分段字线3D存储器阵列的一区段的简化视图。图49所显示的阵列的实施例可被完成，如说明在美国专利申请号13/245,587，名称为供一3D存储器阵列用的架构(Architecture for a 3D Memory Array)，申请日为2011年9月26日，其被并入作参考犹如完全提出于此。3D阵列包括多个层级的存储器单元，包括包含存储器单元4981的层级，以及包含存储器单元4982、4984、4986的层级。每个层级包括多个NAND串行，其被耦接至每个层级中的对应的位线，例如在包含存储器单元4982、4994、4986的层级中的位线4967。覆盖于存储器单元层级的叠层上的是多个字线段，包括字线段4969。这些段包括垂直延伸(包括延伸4965与4966)，其耦接至各种层级中的存储器单元的栅极。因此，字线段4969的延伸4965被耦接至分别在第一与第二层级中的存储器单元4981与4986的控制栅。

字线段4969在左侧具有接触点4964L，且在右侧具有接触点4964R。类似的终端点被形成于其他字线段上。包括左侧的晶体管4962L与右侧的晶体管4962R的开关被耦接至左侧的相对应的接触点4864L与右侧的接触点4864R，并耦接至相对应的全局字线4960L与4960R。左侧的控制线4970L与右侧的控制线4970R被耦接至此阵列的一区段中的晶体管4962L与4962R的栅极，用以如上所述控制电流施加至局部字线。在另一实施例中，接触点4964L与4964R是譬如利用以下相关于图54-图58所讨论的方法而经由二极管耦接至第一与第二导体，电流是藉此而在字线段4969中被引发。吾人可能期望施加电流至位线而与施加电流至于此实施例中的字线结合，并期望基于相对应的存储器单元的电平调整施加至位线的电流量。

图50显示为热退火而配置的一种垂直NAND串行3D阵列。在图50所显示的实施例中，有多个垂直NAND串行，其包括具有一串行选择晶体管5080的串行，连同供耦接至一串行选择线SSL的多个其他NAND串行用的串行选择晶体管。存储器单元被串联配置在串行选择晶体管(例如5080)与一共通源极选择晶体管(例如耦接至与串行选择晶体管5080相同的NAND串行的共通源极晶体管5081)之间。一共通源极线5050终结多个垂直NAND串行。二极管(例如一二极管5090)可被使用以使共通源极线5050与衬底隔离。包括一位线5010的多条位线是具体形成在阵列的上端上方，并通过使用串行选择晶体管与共通源极选择晶体管而耦接至相对应的垂直NAND串行。包括刚好在串行选择晶体管层之下的一字线构造5048的多个字线构造，是具体形成在此阵列的对应的层级中。

字线构造5048在左侧具有接触点5064L(其将字线构造的三个尖部耦接在一起)，且在右侧具有接触点5064R。类似的终端点被形成于其他电平中的其他字线构造上。在包括字线构造5048的电平中包括左侧的晶体管5062L与右侧的晶体管5062R的开关，被耦接至左侧的相对应的接触点5064L与右侧的接触点5064R，并耦接至相对应的全局字线5060L与50560R。左侧的控制线5070L与右侧的控制线5070R被耦接至此阵列的一区段中的晶体管5062L与5062R的栅极，用以如上所述控制电流施加至局部字线。在另一实施例中，接触点5064L与5064R是譬如利用以下相关于图54-图58所讨论的方法而经由二极管耦接至第一与第二导体，电流是藉此而在一字线中被引发。吾人可能期望施加电流至位线而与施加电流至于此实施例中的字线结合，并期望基于相对应的存储器单元的电平调整施加至位线的电流量。

图51为一分段字线3D垂直-叠层-阵列-晶体管(VSAT)存储器阵列(如说明于此的为了热退火的施加所作的变化)的一区段的简化视图，基于Kim等人的″供超高密度及成本效益NAND闪存装置及SSD(固态硬盘)用的新颖的垂直-叠层-阵列-晶体管(VSAT)″所说明的，其发表在2009年科技论文研讨会VLSI技术文摘，第186-187页，此文章是犹如完全提出于此地并入作参考。图51的构造可使用一种″栅极第一及通道最后处理过程″来实施，其中栅极是沉积于多层Si台地(mesas)上，同时形成管道构造。Kim等人陈述：

″在通过一干刻蚀工艺建立一Si台地以后，多层的掺杂多晶硅及氮化膜被沉积于顶端。掺杂多晶硅及氮化膜是分别被使用作为栅极电极及在栅极之间的隔离材料。活性区域是在对多重层刻以图案及一后续干蚀刻工艺之后被定义。所有栅极电极是在一CMP工艺之后露出于相同平面上，允许对栅极电极的轻易存取。隧穿-氧化层、电荷捕捉-氮化层及控制氧化膜是依序沉积于活性区域中，伴随着通道材料的一多晶硅沉积工艺。最后，为了隔离垂直串行，实现一刻蚀工艺″。

可添加热退火偏压，于此构造中制出到达通道层的接触，举例而言。或者，字线可被分段或被二极管搭接，以提供退火电流。

图52A为一分段字线3D管形可调位成本(P-BiCS)存储器阵列(如说明于此的为了热退火的施加所作的变化)的一区段的简化视图，基于Katsumata等人的「具有16叠层层的管状BiCS闪存及供超高密度储存装置用的多级单元操作」所说明的，其发表在2009年科技论文研讨会VLSI技术文摘，第136-137页，此文章是犹如完全提出于此地并入作参考。基本构造的P-BiCS闪存被显示于图52A。如Katsumata等人所陈述的：

「两个邻近NAND串行是被以下电极控制栅的所谓的管道-连接部(PC)连接于底部。供U形管道用的其中一个端子被连接至位线(BL)，而另一端子是由电源线(SL)连绑。SL由第三级金属的网状配线所构成且被第一及第二级金属接达，类似已知的平坦化技术，因此SL的电阻足够低。SG晶体管两者是被置于SL与BL的下方。控制-栅极(CG)是被缝隙隔离，并面向彼此以作为几个梳子图案。存储器薄膜是由一阻挡薄膜、一电荷捕捉薄膜与基于氧化物的薄膜所构成，以作为一隧道薄膜。基于氧化物的隧道-薄膜的实施例是因为从隧道薄膜的沉积到本体硅的连续处理是可适用的。」热退火偏压可被添加，于此构造中制出到达通道层的接触，举例而言。或者，字线可被分段或被二极管搭接，以提供退火电流。请参照图52B，在一实施例中，退火字线电流(WL current)是从左至右(反之亦然)提供至水平延伸的字线WL以加热P-BiCS装置，藉此提供自我修复闪存装置或热辅助闪存操作。从图52B的上视图来看，字线WL是垂直于位线BL。

图53为一替代分段字线3D存储器阵列(如说明于此的为了热退火的施加所作的变化)的一区段的简化视图，基于Kim等人的″克服关于兆位密度储存的叠层限制的多层垂直栅极NAND闪存″所说明的，其发表在2009年科技论文研讨会VLSI技术文摘，第188-189页，此文章是犹如完全提出于此地并入作参考。VG-NAND闪存包括字线WL、位线BL，共同电源线CSL，而一水平的活性串行具有图案。供SSL、WL、GSL使用的垂直栅极VG是被使用。电荷捕捉层被配置于一活性本体与垂直栅极之间。垂直插塞施加DC至源极及活性本体(Vbb)。WL及BL是在制得单元阵列之前的制造初期形成。源极及活性本体(Vbb)是电性地被绑至CSL，用于致能本体擦除操作。在擦除期间，一正偏压是被施加至CSL。除了SSL改变以外，每层可相同于一平面式NAND闪存。热退火偏压可通过使用位线或字线而被施加至譬如NAND串行。

图54为在作为两个″热板″导体的以二极管搭接的第一与第二导体5430及5410之间的一字线5420的简化视图。字线5420可通过使用一金属构造(于此及于说明于此的技术的其他实施例中)而被实施，基于耐火或″高温″材料，像是钨，其适合用来作说明于此的退火处理过程的温度。二极管搭接是通过使用一第一多个二极管5452、5454、5456来实施，使它们的阳极耦接至字线5420，使它们的阴极耦接至第一导体5410；并通过使用一第二多个二极管5442，5444来实施，使它们的阴极耦接至字线5420，使它们的阳极耦接至第二导体5430。于某些实施例中可使用P+/N-及N+/P-二极管来实施二极管。或者，可使用具有金属/半导体接口的肖基(Schottky)二极管来实施二极管。在使二极管接触字线的位置之间的距离可依据存储器阵列的实施例被选择，以能建立适当的加热效率。举例而言，在P+/N-及N+/P-一极管的位置之间大约150微米的距离，可以适合于上述结合实体上分段字线实施例所计算的理由。实际间距可基于用于传送偏压的构造的电阻字线的电阻及关于应用此技术的特定存储器构造的焦耳热效率来设计。

于此配置中，二极管搭接支持电流从第二导体5430通过字线5420的段，到第一导体5410，但阻挡电流逆流。第一多个二极管被耦接至字线及沿着字线的一第一多个隔开的位置，而第二多个二极管是于一第二多个隔开的位置沿着字线耦接至字线，第二多个隔开的位置是与第一多个位置中的多个位置穿插。因此，当第二导体5430是被充分高于第一导体5410的电压的一电压偏压时，电流沿着字线5420流动通过第二多个二极管而到隔开的位置，从这些位置到供第一多个二极管用的接触位置的电流如图中的箭号5421、5422、5423及5424显示。此种实施例通过电性地分割字线而不需要物理分段，而允许施加偏压，其引发电流以供热退火用。亦，二极管的布局区域可以大幅地低于实施开关晶体管(说明于提出于此的其他实施例)所需要的。

第一导体5410及第二导体5430可通过使用种种的配置而被实施，这些配置包括每一个第一与第二导体具有类似于每个字线的间距的配置，以及第一与第二导体为具有实质上大于一个别的字线的宽度的板的配置，其中每一个耦接一些字线。

图55为在具有二极管搭接的两个″热板″导体之间的多重局部字线的简化视图。于此例子中，一第一导体5510及一第二导体5530是使用二极管搭接来偏压一第一字线5522及一第二字线5524。供特定字线5524用的二极管搭接电路包括：一第一多个二极管5556及5555，它们的阴极耦接至第一导体5510，而它们的阳极耦接至字线5524；及第二多个二极管5546及5548，它们的阳极耦接至字线5524而阴极耦接至第二导体5530。供特定字线5522用的二极管搭接电路包括：一第一多个二极管5552及5554，它们的阳极耦接至字线5522，而它们的阴极耦接至第一导体5510；及一第二多个二极管5542及5544，它们的阳极耦接至第二导体5530，而它们的阴极耦接至字线5522。因此，图55显示一实施例，其中一对的第一与第二导体是与供至少两字线用的二极管搭接电路一起被利用。

图56为利用两个″热板″导体来二极管搭接一字线的构造的一个例子的3D视图。此构造包括一衬底5610，于其上形成一阵列的存储器单元。衬底可包括一个半导体或一绝缘体，适合一特定实施例的需要。存储器单元可包括半导体本体5620，其在衬底5610上的一绝缘层5630之内延伸进出页面，且存储器单元通道被形成于其中。一个具有上述其中一种构造的多层电荷捕捉构造5640伏在半导体本体5620上面。最好是使用一金属或其他导电材料(其可被使用以提供电流于易于管理的偏压电平)来实施的一字线5650，是伏在电荷捕捉构造5640上面。在一个伏在存储器阵列上面的图案化金属层中，一第一导体5670及一第二导体5690是被实施，并作为″热板″导体以使用二极管搭接来传送电流至字线的段。

如所显示，于字线上的一第一接触位置中，形成一P-N二极管，其包括一P型半导体元件5688，最好是具有相当高的(P+)掺杂浓度，并与字线接触。元件5688作为二极管的阳极。最好是具有相当低的(N-)掺杂浓度的一N型半导体元件5686被形成于P型半导体元件5688上，以形成一个二极管。元件5686作为二极管的阴极。一纵横导体5684接触半导体元件5686，其在一覆盖层中促进二极管连接至导体5690。于此实施例，延伸通过一绝缘层(未显示)的一插塞5682制造在纵横导体5684与″热板″导体5690之间的接触。

同样地，在字线上的一第二接触位置中，形成一N-P二极管，包括一N型半导体元件5668，其最好是具有一相当高的(N+)掺杂浓度，并与字线接触。元件5668作为二极管的阴极。最好是具有相当低的(P-)掺杂浓度的一P型半导体元件5666，被形成于N型半导体元件5668上，以形成一个二极管。元件5666作为二极管的阳极。一纵横导体5664接触半导体元件5666，其于一覆盖层中促进二极管连接至导体5670。于此实施例，延伸通过一绝缘层(未显示)的一插塞5662可制造在插塞5662与″热板″导体5670之间的接触。

如可被看见的，在二极管搭接电路中的二极管可以种种的电路配置被耦接至字线及第一与第二导体，这些配置可依据存储器阵列的构造来作选择。又，每一个″热板″导体可被使用以偏压多条字线。

图57为具有二极管搭接的多条字线的布局视图，这些字线共享单一对的″热板″导体，其包括第一导体5770及第二导体5790。于此布局图例中，构造的说明是从下层至上层。于下显示层中，于半导体本体(未显示)中有多个半导体条带5721，5722，5723，5724...，其于一衬底(未显示)上譬如可包括一finFET型式NAND串行构造的鳍片。于下一个层，多条字线5751，5752，5753，5754延伸正交地横越过条带5721，5722，5723，5724。于字线5751，5752，5753，5754上方的一层中，一第一多个P-N二极管(例如二极管5786)及一第二多个N-P二极管(例如二极管5766)是沿着字线以隔开的位置被耦接。于第一与第二多个二极管上方的一层中，纵横导体5784及5764是被实施(纵横导体上的断流器(cutout)显示下层的二极管的位置)。最后，实施覆盖纵横导体5784及5764、第一与第二″热板″导体5770与5790。″热板″导体的宽度可以实质上大于所显示的那些，只受限于它们被耦接的多条字线的间距。

闪存阵列及其他型式的存储器阵列可能需要相当高的正及负电压被施加横越过存储器单元，以供编程及擦除操作。这构建一种使邻近字线(包括可能经由二极管搭接耦接至相同对的″热板″导体的字线)可能具有实质上不同的施加偏压的状态。因此，″热板″导体的偏压可被控制以在正常操作期间促进电流的阻隔。于一实施例中，″热板″导体被维持于一浮动或未连接条件，以能不允许沿着导体的长度有电流流动。于另一实施例中，″热板″导体可在操作期间被偏压于逆向偏压二极管搭接的二极管的电压电平。

图58为具有二极管搭接的两个″热板″导体*之间的多重局部字线的简化视图，显示在阵列的正常操作期间的潜行路径的消去。于图58中，说明于图55的构造是被再造成具有相同的参考数字。此外，经由第一导体5510的在字线5522与字线5524之间的电流路径5800及5801是被显示以供参考。又，经由第二导体5530的在字线5522与字线5524之间电流路径5802及5803是被显示以供参考。于可能在一闪存装置的编程期间产生的例示偏压配置中，字线5524可被施加大约+20伏特以供编程用，而未被选取的字线5522可被施加大约+10伏特以作为一通过电压电平。这两字线5522及5524是经由二极管搭接耦接至相同对的导体5510及5530。然而，电流路径5800及5801是分别地被对向二极管5552及5556及对向二极管5554及5555阻挡。为达成此种阻挡效应，第一导体5510可被施加大于+20伏特的电压，或于一替代方案中是维持浮动。又，电流路径5802及5803是被对向二极管5542及5546及对向二极管5544及5548阻挡。为达成此种阻挡效应，第二导体5530可被施加低于+10伏特的电压，或于一替代方案中是维持浮动。

因此，在用于在闪存中读取、编程或擦除的阵列的正常操作期间，热板导体可以是通过取消选择一热板驱动器而浮动，或被偏压以确保二极管的逆向偏压。最好是，应利用浮动热板。电容耦合导致浮动热板导体被升压至未阻碍一阻隔作用的电压电平。在字线与热板导体之间的电容耦合应该是小的，因为在隔开的位置的二极管电容应该是相当小。因此，使用二极管搭接技术不应大幅地影响字线RC延迟特征。

图59为采用说明于此的热退火以供闪存用的集成电路的简化方块图。集成电路470包括一存储器阵列472，其是使用于一集成电路衬底上的闪存单元来实施，于其中字线是使用譬如类似参考图54-图58所说明的技术而被二极管搭接。一接地选择及串行选择译码器474(包括适当的驱动器)被耦接至及电性连通至串行选择线及接地选择线，其沿着存储器阵列472的列配置。又，译码器474包括耦接至字线476的字线驱动器。一位线(行)译码器及驱动器478被耦接至及电性连通至多条位线480，其沿着存储器阵列472中的行配置，用于从存储器阵列472中的存储器单元读取数据，及将数据写入至存储器单元中。地址是于总线482上被提供至字线译码器及串行选择译码器474及至位线译码器478。

于此例子中，字线上的电流是用于引发热，用于热退火介电电荷捕捉构造，且加热器板驱动器499是被包括在内。字线终端译码器450可响应于表示操作模式或在操作模式期间产生的地址及控制信号，以供装置选择性地连接字线至终端电路，或致能耦接至选择的字线的终端电路，如上所述。

在方块484中的感测放大器及数据输入构造包括用于读取、编程及擦除模式的电流源，并经由数据总线486耦接至位线译码器478。数据是经由数据输入线488而从集成电路470上的输入/输出端或集成电路470的内部或外部的其他数据源被提供至方块484中的数据输入构造。数据是经由数据输出线492而从方块484中的感测放大器被提供至集成电路470上的输入/输出端或集成电路470的内部或外部的其他数据目标。

使用一偏压配置状态机器而实施于此例子中的一种控制器494控制偏压配置电源电压的施加及电流源496，例如读取、编程、擦除、擦除确认、编程确认电压或供字线及位线用的电流，并使用一访问控制过程来控制字线/电源线操作。控制器494包括用于致能热退火的逻辑，包括控制全局字线对的使用，用于施加偏压条件至局部字线以执行热退火操作。

控制器494可通过使用在本技术领域熟知的特殊用途逻辑电路而被实施。于替代实施例中，控制器494包括一通用处理器，其可能被实施于同一个执行一计算机编程以控制装置的操作的集成电路上。于又其他实施例中，可能利用特殊用途逻辑电路及一通用处理器的组合以实施控制器494。

于所说明的实施例中，其他电路490被包括于集成电路470上，例如一通用处理器或特殊用途应用电路，或提供被存储器单元阵列所支持的系统单芯片功能性的多个模块的组合。

又，于某些实施例中，控制器包括编程/擦除循环计数器，及用于设置待被施加至热退火处理的配置的参数的缓存器。控制器可与其他处理过程及读取及写入的任务功能操作一起执行说明于此的程序(参考图9-图11及图28-图30)。于应用图11的处理过程至图59的电路时，字线终结步骤是被使用二极管搭接电路施加偏压至字线的步骤置换。于应用图28-图30的处理过程至图59的电路时，译码左右全局字线的步骤是被为阵列的选择的区段偏压第一与第二加热器板的步骤置换。于应用图30的处理过程至图59的电路时，在区块擦除期间终结字线的步骤亦可于某些实施例中被省略。

图60显示一种3D NAND结构，其亦可称为可调位成本(BiCS)存储器阵列，基于Tanaka等人的「用于超高密度闪存的具有穿孔与插塞的可调位成本技术(Bit Cost Scalable Technology with Punch and Plug Process forUltra High Density Flash Memory)」所说明的，其发表在2007年科技论文研讨会VLSI技术文摘，第14-15页，此文章是犹如完全提出于此地并入作参考。垂直延伸的通道(channel)是穿过水平延伸的字线(WL)。于一实施例中，高的退火字线电流(WL current)是从左至右(反之亦然)提供至字线WL1、WL2、WL3、WL4以加热字线板，藉此提供自我修复闪存操作。

图61A显示一种兆位单元阵列晶体管(Terabit Cell Array Transistor；TCAT)，基于Jang等人的「用于超高密度闪存的使用TCAT技术的垂直单元阵列(Vertical Cell Array using TCAT(Terabit Cell Array Transistor)Technology for Ultra High Density NAND Flash Memory)」所说明的，其发表在2009年科技论文研讨会VLSI技术文摘，第192-193页，此文章是犹如完全提出于此地并入作参考。TCAT相似BiCS，差异主要在于TCAT使用低电阻的金属栅极，因此适用于字线加热的设计。垂直延伸的通道channel是垂直于水平延伸的字线WL，且通道channel与字线WL是通过介电层分开。请参照图61B，在一实施例中，高的退火字线电流(WL current)是从左至右(反之亦然)提供至字线WL以加热TCAT装置，藉此提供闪存装置自我修复与热辅助擦除性质。

图62A显示一种双栅垂直通道(double-gate vertical channel；DGVC)3DNAND装置。由导线与绝缘线构成的叠层结构中的部分导线是用作字线WL0、WLN。通道channel是位在叠层结构的侧壁上。位线BL配置在叠层结构的上表面上。ONO介电层介于叠层结构与通道channel之间，并介于叠层结构与位线BL之间。请参照图62B，在一实施例中，高的退火字线电流(WL current)是从左至右(反之亦然)提供至字线WL以加热闪存装置，藉此提供自我修复与热辅助快闪性质。

图63显示一种三维垂直栅(Vertical gate；VG)NAND快闪装置。由导线与绝缘线构成的叠层结构中的导线是用作通道(channel)。位在叠层结构上的导体层是用作栅线，包括接地选择线GSL、串行选择线SSL与字线WL1、WL32。ONO介电层介于叠层结构与栅线之间。于一实施例中，栅线是由多晶硅材料所构成，位在栅在线的上导电层是由电阻更低的金属硅化物WSix构成，因此，当高的退火字线电流(WL current)是从左至右(反之亦然)提供至上导电层WSix以加热闪存装置时，比起多晶硅的栅线，电流会更集中流动在金属硅化物WSix的上导电层中，使得装置的上部分得到比下部分更多的热能。

一种热辅助闪存已被说明。此技术是适合与具有NAND架构的闪存装置以及使用其他架构的装置一起使用。因为增加的耐久性是可能的，所以闪存可亦被使用于缓存器配置中。通过使用由字线中的电流所导致的电阻式加热(譬如以其容易地被实施于集成电路装置中的方式)，可产生热以供热退火用。通过施加热退火操作，可达成改善的耐久性及/或增加的擦除速度。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种半导体结构的操作方法，其中该半导体结构包括：

一第一导体，往一第一方向延伸；

一第二导体，往不同于该第一方向的一第二方向延伸；以及

一介电层，介于该第一导体与该第二导体之间，

该半导体结构的操作方法包括提供沿该第一方向流动的电流至该第一导体。

2.根据权利要求1所述的半导体结构的操作方法，其中提供流动在该第一导体中的该电流是使得该第一导体加热。

3.根据权利要求1所述的半导体结构的操作方法，其中该第一导体包括字线，提供至该第一导体的该电流包括字线电流。

4.根据权利要求1所述的半导体结构的操作方法，其中该第一导体包括字线，该第二导体包括位线。

5.根据权利要求1所述的半导体结构的操作方法，其中该第一导体包括水平字线，该第二导体包括垂直位线。

6.根据权利要求1所述的半导体结构的操作方法，其中该第一导体包括水平字线，该第二导体包括垂直通道。

7.根据权利要求1所述的半导体结构的操作方法，其中该第一方向是垂直于该第二方向。

8.根据权利要求1所述的半导体结构的操作方法，其中该半导体结构是三维叠层存储器。

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