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CN103853227B - 基准电压生成电路 - Google Patents

基准电压生成电路 Download PDF

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CN103853227B
CN103853227B CN201210518299.0A CN201210518299A CN103853227B CN 103853227 B CN103853227 B CN 103853227B CN 201210518299 A CN201210518299 A CN 201210518299A CN 103853227 B CN103853227 B CN 103853227B
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    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
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Abstract

本发明的各实施方式涉及一种基准电压生成电路。具体地，所述电路例如可以包括：镜像恒流源，其具有第一支路和第二支路，其中所述第一支路上的第一电流与所述第二支路上的第二电流成比例；其中所述第一支路上具有第一电阻性元件，并且所述第二支路上具有串联的两个第二电阻性元件；以及供电端子，其位于所述第二支路上的所述两个第二电阻性元件之间。通过使用本发明的各实施方式提供的电路能够在供电端子处提供相对于电压源的高精确度基准电压。

Description

基准电压生成电路
技术领域
本发明的各实施方式总体上涉及电路领域，并且更具体地，本发明的各实施方式涉及一种基准电压生成电路。
背景技术
随着半导体技术的飞速发展，各种集成电路(IC)在工业生产以及人们的日常生活中得到了普遍应用。但在IC(尤其是高电压IC)中，经常需要生成相对于电压源的高精确度基准电压。为了生成该高精确度基准电压，目前业界的传统基准电压生成电路是通过串联电阻器来实现。然而，由于电路中电流以及电阻器的值在不同的工艺角以及温度下会发生变化，因此很难生成高精确度基准电压。
发明内容
为了解决上述问题，在本上下文中，本发明各实施方式的目的之一在于提供一种基准电压生成电路。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：镜像恒流源，其具有第一支路和第二支路，其中所述第一支路上的第一电流与所述第二支路上的第二电流成比例；其中所述第一支路上具有第一电阻性元件，并且所述第二支路上具有串联的两个第二电阻性元件；以及供电端子，其位于所述第二支路上的所述两个第二电阻性元件之间。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述第一支路上的所述第一电流与所述第二支路上的所述第二电流的比例为M∶N，其中M和N是大于或等于1的整数。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述第一支路上具有第一NPN型双极晶体管，所述第二支路上具有第二NPN型双极晶体管，并且所述第一NPN型双极晶体管与所述第二NPN型双极晶体管是相互匹配的，其中基极与发射极之间的电压为Vbe；其中所述第一NPN型双极晶体管的基极与所述第二NPN型双极晶体管的基极连接并且与其自身的集电极连接；所述第一NPN型双极晶体管的发射极与所述第二NPN型双极晶体管的发射极连接；所述第一NPN型双极晶体管的集电极通过所述第一电阻性元件与高精确度基准电压VR连接；以及所述第二NPN型双极晶体管的集电极通过所述两个第二电阻性元件与电压源VDDH连接。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述两个第二电阻性元件与所述电压源VDDH之间包括以下至少一种：第三NPN型双极晶体管与所述第一NPN型双极晶体管或所述第二NPN型双极晶体管是相互匹配的，其中基极与发射极之间的电压为Vbe，并且其基极与集电极与所述电压源VDDH连接，其发射极与所述两个第二电阻性元件连接；以及二极管与所述第一NPN型双极晶体管或所述第二NPN型双极晶体管是相互匹配的，其中正极与负极之间的电压为Vd，并且其正极与所述电压源VDDH连接，其负极与所述两个第二电阻性元件连接。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述第一支路上具有第一N型MOS管，所述第二支路上具有第二N型MOS管，并且所述第一N型MOS管与所述第二N型MOS管是相互匹配的，其中栅极与源极之间的电压为Vgs；其中所述第一N型MOS管的栅极与所述第二N型MOS管的栅极连接并且与其自身的漏极连接；所述第一N型MOS管的源极与所述第二N型MOS管的源极连接；所述第一N型MOS管的漏极通过所述第一电阻性元件与高精确度基准电压VR连接；以及所述第二N型MOS管的漏极通过所述两个第二电阻性元件与电压源VDDH连接。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述两个第二电阻性元件与所述电压源VDDH之间包括以下至少一种：P型MOS管与所述第一N型MOS管或所述第二N型MOS管是相互匹配的，其中栅极与源极之间的电压为Vgs，并且其源极与所述电压源VDDH连接，其栅极与漏极与所述两个第二电阻性元件连接；以及二极管与所述第一N型MOS管或所述第二N型MOS管是相互匹配的，其中正极与负极之间的电压为Vd，并且其正极与所述电压源VDDH连接，其负极与所述两个第二电阻性元件连接。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：进一步包括通过调节所述第二支路上的所述两个第二电阻性元件分别与所述第一支路上的所述第一电阻性元件的比率，在所述供电端子处生成期望的相对于电压源VDDH的基准电压VREF。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述调节包括：调节所述第二支路上所述电压源VDDH与所述基准电压之间的第二电阻性元件与所述第一支路上的所述第一电阻性元件的比率，使之等于所述VDDH与所述VREF和Vd/Vbe/Vgs的差同VR与Vd/Vbe/Vgs的差的比率；以及调节所述第二支路上的另一第二电阻性元件与所述第一支路上的所述第一电阻性元件的比率，使之等于所述VREF与Vd/Vbe/Vgs的差同VR与Vd/Vbe/Vgs的差的比率。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述基准电压生成电路位于集成电路相同区域的基底上。
根据本发明一个方面的某些实施方式，提供了一种基准电压生成电路，该电路例如可以包括：其中所述电阻性元件是电阻器。
根据本发明一个方面的某些实施方式，提供了一种集成电路，该集成电路例如可以包括：其具有上文所述的基准电压生成电路。
本发明示例性实施方式提供的示例性解决方案至少可以带来如下显著的技术效果：通过镜像恒流源产生两条电流相等或成比例的支路，随后通过调节第二支路上与第一支路上电阻的比率，从而可以在供电端子处得到高精确度基准电压，并且该高精确度基准电压可以是所需或期望的任意值。这对于高电压IC而言非常重要并且在实际应用中具有灵活性。
附图说明
通过基准附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，其中：
图1示意性示出了根据现有技术的基准电压生成电路；
图2示意性示出了根据本发明示例性实施方式的基准电压生成电路；
图3示意性示出了根据本发明示例性实施方式的另一基准电压生成电路；
图4示意性示出了根据本发明示例性实施方式的又一基准电压生成电路；以及
图5示意性示出了根据本发明示例性实施方式的又一基准电压生成电路。
在附图中，相同或对应的标号表示相同或对应的部分。
具体实施方式
本文将基准若干示例性实施方式来描述本发明的原理和精神。应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本发明，而并非以任何方式限制本发明的范围。
下面结合附图对本发明的具体实施方式进行描述。
图1示意性示出了根据现有技术的基准电压生成电路。如图1所示，该电路中串联有电阻器R，根据欧姆定律可以得到：
VDDH-VREF＝IB*R
其中IB为电流，R为电阻。然而，由于电路中电流以及电阻器的值在不同的工艺角以及温度下会发生变化(即，IB与R的值是粗糙的)，因此在供电端子处生成的VDDH-VREF为低精确度基准电压。
为了消除电路中电流以及电阻器的值在不同的工艺角以及温度下会发生变化的影响，本发明的各示例性实施方式提供了一种基准电压生成电路，该电路例如可以包括：镜像恒流源，其可以具有第一支路和第二支路，其中所述第一支路上的第一电流可以与所述第二支路上的第二电流成比例；其中所述第一支路上可以具有第一电阻性元件，并且所述第二支路上可以具有串联的两个第二电阻性元件；以及供电端子，其可以位于所述第二支路上的所述两个第二电阻性元件之间。具体地，所述第一支路上的第一电流与所述第二支路上的第二电流的比例可以为M∶N，其中M和N是大于或等于1的整数，它们的值取决于镜像恒流源的第一支路和第二支路中晶体管的结面积比值或者MOS管的沟道宽长比值。
图2示意性示出了根据本发明示例性实施方式的基准电压生成电路。在图2所示的例子中，第一支路上的第一电流与第二支路上的第二电流的比例为1∶1(即，第一电流值与第二电流值相等)。如图2所示，其中第一支路上可以具有第一NPN型双极晶体管，第二支路上可以具有第二NPN型双极晶体管，并且第一NPN型双极晶体管与第二NPN型双极晶体管可以是相互匹配的(例如，相同)，其中基极与发射极之间的电压为Vbe；其中第一NPN型双极晶体管的基极可以与第二NPN型双极晶体管的基极连接并且可以与其自身的集电极连接；第一NPN型双极晶体管的发射极可以与第二NPN型双极晶体管的发射极连接；第一NPN型双极晶体管的集电极可以通过第一电阻性元件与高精确度基准电压VR连接；以及第二NPN型双极晶体管的集电极可以通过两个第二电阻性元件与电压源VDDH连接。
由于图2中所示NPN型双极晶体管是相互匹配的(例如，相同)并且位于集成电路相同区域的基底上，因此IR1＝IR2＝IR3。其中，VR是可以通过带隙基准源或激光切割的低压电源提供的高精确度基准电压。
如果图2中所示NPN型双极晶体管的基极与发射极之间的电压Vbe相等，则可以得到：
(VDDH-VREF-Vbe)/R2＝(VR-Vbe)/R1；以及
(VREF-Vbe)/R3＝(VR-Vbe)/R1
因此，
R2/R1＝(VDDH-VREF-Vbe)/(VR-Vbe)；以及
R3/R1＝(VREF-Vbe)/(VR-Vbe)
例如，如果Vbe＝0.7V，VDDH＝35V以及VR＝5V，并且期望得到基准电压(VDDH-VREF)＝5V，则可以调节两个支路中电阻性元件的比率使得R2/R1＝1，并且R3/R1＝6.8。附加的或备选的，例如，如果期望得到基准电压(VDDH-VRFF)＝6V，则可以调节两个支路中电阻性元件的比率使得R2/R1＝1.2，并且R3/R1＝6.6。优选地，在同一工艺流程中，将它们实现在同一块集成电路的同一区域中，从而使R2/R1和R3/R1的值受环境(如，电压、工艺、温度)影响较小，达到较高的精度。另外，基准电压VR可以通过带隙基准源或激光切割的低压电源提供，所以VR是高精确度的。因此，可以在供电端子处得到高精确度基准电压，并且该高精确度基准电压可以是所需或期望的任意值。这对于高电压IC而言非常重要并且在实际应用中具有灵活性。
图3示意性示出了根据本发明示例性实施方式的另一基准电压生成电路。其中，第一支路上的第一电流与第二支路上的第二电流的比例为1∶1(即，第一电流值与第二电流值相等)。备选地，R2与电压源VDDH之间可以包括二极管，其与图2中所示第一NPN型双极晶体管或第二NPN型双极晶体管是相互匹配的，其中正极与负极之间的电压为Vd，并且其正极与所述电压源VDDH连接，其负极与所述两个第二电阻性元件连接。
NPN型双极晶体管的基极与发射极之间是一个PN结二极管，因此其电压差Vbe是和图3中所示二极管正极与负极之间的电压Vd近似相等，则根据上文基准图2所示的公式，可以在供电端子处得到高精确度基准电压，并且该高精确度基准电压可以是所需或期望的任意值。
图4示意性示出了根据本发明示例性实施方式的又一基准电压生成电路。在一个例子中，第一支路上的第一电流与第二支路上的第二电流的比例为1∶1(即，第一电流值第二电流值相等)。如图4所示，其中第一支路上可以具有第一N型MOS管，第二支路上可以具有第二N型MOS管，并且第一N型MOS管与第二N型MOS管是相互匹配的，其中栅极与源极之间的电压为Vgs；其中第一N型MOS管的栅极可以与第二N型MOS管的栅极连接并且可以与其自身的漏极连接；第一N型MOS管的源极可以与第二N型MOS管的源极连接；第一N型MOS管的漏极可以通过第一电阻性元件与高精确度基准电压VR连接；以及第二N型MOS管的漏极可以通过两个第二电阻性元件与电压源VDDH连接。
由于图4中所示N型MOS管与P型MOS管是相互匹配的(例如，相同)并且位于集成电路相同区域的基底上，因此IR1＝IR2＝IR3。其中，VR是可以通过带隙基准源或激光切割的低压电源提供的高精确度基准电压。
如果图4中所示N型MOS管与P型MOS管的栅极与源极之间的电压Vgs近似相等，则根据上文基准图2所示的公式，可以在供电端子处得到高精确度基准电压，并且该高精确度基准电压可以是所需或期望的任意值。
图5示意性示出了根据本发明示例性实施方式的又一基准电压生成电路。其中，第一支路上的第一电流与第二支路上的第二电流的比例为1∶1(即，第一电流值与第二电流值相等)。备选地，R2与电压源VDDH之间可以包括二极管，其与所述第一N型MOS管或所述第二N型MOS管是相互匹配的，其中正极与负极之间的电压为Vd，并且其正极与所述电压源VDDH连接，其负极与所述两个第二电阻性元件连接。
如果图5中所示二极管正极与负极之间的电压Vd与N型MOS管的栅极与源极之间的电压Vgs近似相等，则根据上文基准图2所示的公式，可以在供电端子处得到高精确度基准电压，并且该高精确度基准电压可以是所需或期望的任意值。
本发明的各实施方式还提供了一种集成电路，其上具有上文所述的基准电压生成电路。
本领域技术人员可以理解，本发明各示例性实施方式中所述电阻性元件可以是电阻器。
从上述描述应当理解，在不脱离本发明真实精神的情况下，可以对本发明各实施方式进行修改和变更。本说明书中的描述仅仅是用于说明性的，而不应被认为是限制性的。虽然已经基准若干具体实施方式描述了本发明，但是应该理解，本发明并不限于所公开的具体实施方式。本发明旨在涵盖在所附权利要求的精神和范围内所包括的各种修改和等同布置。所附权利要求的范围符合最宽泛的解释，从而包含所有这样的修改及等同结构和功能。

Claims (14)

1.一种基准电压生成电路，包括：
镜像恒流源，其具有第一支路和第二支路，其中所述第一支路上的第一电流与所述第二支路上的第二电流成比例；
其中所述第一支路上具有第一电阻性元件，并且所述第二支路上具有串联的两个第二电阻性元件；以及
供电端子，其位于所述第二支路上的所述两个第二电阻性元件之间；
其中所述第一支路上具有第一NPN型双极晶体管，所述第二支路上具有第二NPN型双极晶体管，并且所述第一NPN型双极晶体管与所述第二NPN型双极晶体管是相互匹配的，其中基极与发射极之间的电压为Vbe；
其中所述第一NPN型双极晶体管的基极与所述第二NPN型双极晶体管的基极连接并且与其自身的集电极连接；
其中所述第一NPN型双极晶体管的发射极与所述第二NPN型双极晶体管的发射极连接；
其中所述第一NPN型双极晶体管的集电极通过所述第一电阻性元件与高精确度基准电压VR连接；
其中所述第二NPN型双极晶体管的集电极通过所述两个第二电阻性元件与电压源VDDH连接；
其中所述两个第二电阻性元件与所述电压源VDDH之间包括以下任意一种：
第三NPN型双极晶体管与所述第一NPN型双极晶体管或所述第二NPN型双极晶体管是相互匹配的，其中基极与发射极之间的电压为Vbe，并且其基极与集电极与所述电压源VDDH连接，其发射极与所述两个第二电阻性元件连接；以及
二极管与所述第一NPN型双极晶体管或所述第二NPN型双极晶体管是相互匹配的，其中正极与负极之间的电压为Vd，并且其正极与所述电压源VDDH连接，其负极与所述两个第二电阻性元件连接。
2.根据权利要求1所述的基准电压生成电路，其中所述第一支路上的所述第一电流与所述第二支路上的所述第二电流的比例为M:N，其中M和N是大于或等于1的整数。
3.根据权利要求1所述的基准电压生成电路，其中通过调节所述第二支路上的所述两个第二电阻性元件分别与所述第一支路上的所述第一电阻性元件的比率，在所述供电端子处生成期望的相对于电压源VDDH的基准电压VREF。
4.根据权利要求3所述的基准电压生成电路，其中
调节所述第二支路上所述电压源VDDH与所述基准电压之间的所述两个第二电阻性元件中的一个与所述第一支路上的所述第一电阻性元件之间的比率，使之等于所述VDDH减去所述VREF再减去所述Vd或所述Vbe之后所得的差与所述VR减去所述Vd或所述Vbe之后所得的差之间的比率；以及
调节所述第二支路上的所述两个第二电阻性元件中的另一个与所述第一支路上的所述第一电阻性元件之间的比率，使之等于所述VREF减去所述Vd或所述Vbe之后所得的差与所述VR减去所述Vd或所述Vbe之后所得的差之间的比率。
5.根据权利要求1所述的基准电压生成电路，其中所述基准电压生成电路位于集成电路相同区域的基底上。
6.根据权利要求1所述的基准电压生成电路，其中所述电阻性元件都是电阻器。
7.一种集成电路，其具有权利要求1至6中任一项所述的基准电压生成电路。
8.一种基准电压生成电路，包括：
镜像恒流源，其具有第一支路和第二支路，其中所述第一支路上的第一电流与所述第二支路上的第二电流成比例；
其中所述第一支路上具有第一电阻性元件，并且所述第二支路上具有串联的两个第二电阻性元件；以及
供电端子，其位于所述第二支路上的所述两个第二电阻性元件之间；
其中所述第一支路上具有第一N型MOS管，所述第二支路上具有第二N型MOS管，并且所述第一N型MOS管与所述第二N型MOS管是相互匹配的，其中栅极与源极之间的电压为Vgs；
其中所述第一N型MOS管的栅极与所述第二N型MOS管的栅极连接并且与其自身的漏极连接；
其中所述第一N型MOS管的源极与所述第二N型MOS管的源极连接；
其中所述第一N型MOS管的漏极通过所述第一电阻性元件与高精确度基准电压VR连接；
其中所述第二N型MOS管的漏极通过所述两个第二电阻性元件与电压源VDDH连接；
其中所述两个第二电阻性元件与所述电压源VDDH之间包括以下任意一种：
P型MOS管与所述第一N型MOS管或所述第二N型MOS管是相互匹配的，其中栅极与源极之间的电压为Vgs，并且其源极与所述电压源VDDH连接，其栅极与漏极与所述两个第二电阻性元件连接；以及
二极管与所述第一N型MOS管或所述第二N型MOS管是相互匹配的，其中正极与负极之间的电压为Vd，并且其正极与所述电压源VDDH连接，其负极与所述两个第二电阻性元件连接。
9.根据权利要求8所述的基准电压生成电路，其中所述第一支路上的所述第一电流与所述第二支路上的所述第二电流的比例为M:N，其中M和N是大于或等于1的整数。
10.根据权利要求8所述的基准电压生成电路，其中通过调节所述第二支路上的所述两个第二电阻性元件分别与所述第一支路上的所述第一电阻性元件的比率，在所述供电端子处生成期望的相对于电压源VDDH的基准电压VREF。
11.根据权利要求10所述的基准电压生成电路，其中
调节所述第二支路上所述电压源VDDH与所述基准电压之间的所述两个第二电阻性元件中的一个与所述第一支路上的所述第一电阻性元件之间的比率，使之等于所述VDDH减去所述VREF再减去所述Vd或所述Vgs之后所得的差与所述VR减去所述Vd或所述Vgs之后所得的差之间的比率；以及
调节所述第二支路上的所述两个第二电阻性元件中的另一个与所述第一支路上的所述第一电阻性元件之间的比率，使之等于所述VREF减去所述Vd或所述Vgs之后所得的差与所述VR减去所述Vd或所述Vgs之后所得的差之间的比率。
12.根据权利要求8所述的基准电压生成电路，其中所述基准电压生成电路位于集成电路相同区域的基底上。
13.根据权利要求8所述的基准电压生成电路，其中所述电阻性元件都是电阻器。
14.一种集成电路，其具有权利要求8至13中任一项所述的基准电压生成电路。
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