CN103824919A - 发光二级管 - Google Patents

Abstract

本发明提供一种发光二级管装置，其可包含载体、p型半导体层及n型半导体层、有源层、第一电极及第二电极。所述载体具有生长表面及在所述生长表面上的至少一个纳米图案化结构，其中所述载体包含衬底及安置于所述衬底与所述n型半导体层之间的半导体披覆层。所述n型半导体层及所述p型半导体层位于所述载体的所述生长表面之上。所述有源层位于所述n型半导体层与所述p型半导体层之间，其中由所述有源层发射的光波长λ为222nm≦λ≦405nm，且所述有源层的缺陷密度小于或等于5x10¹⁰/cm²。所述第一电极及所述第二电极分别连接到所述n型半导体层及所述p型半导体层。本发明还提供一种用于承载半导体层的载体。

Description

发光二级管

相关申请案的交叉参考

本申请案主张2012年11月15日申请的第61/727,090号美国临时申请案的优先权权益。上述专利申请案的全文特此以引用方式幷入本文中幷且构成了本说明书的一部分。

技术领域

本发明涉及一种发光二级管（LED）及一种能够增强发光强度的LED。

背景技术

举例来说，发光二级管（LED）为主要由III族到V族化合物半导体材料构成的半导体装置。此等半导体材料具有将电力转换成光的特性。因此，当将电流施加到半导体材料时，其中的电子将与空穴组合，且以光的形式释放过量能量，从而达成发光亮度的效果。

当LED的发光波长逐渐由蓝光波长移到紫外光波长时，归因于晶格常数，蓝宝石的热膨胀系数及化学性质不同于氮化镓/氮化铝的热膨胀系数及化学性质，生长于异质衬底（例如，硅衬底、碳化硅衬底及蓝宝石衬底）上的氮化镓/氮化铝具有大量的缺陷及位错。随着缓冲层（例如，氮化镓或氮化铝）的生长厚度增加，这些位错将向缓冲层的厚度方向延伸。因此，晶格位错减少LED的发光效率且缩短其寿命。

已提出各种做法来减少此类缺陷及位错。尽管向上延伸的位错在某些做法内可能不易于存在于缓冲层的部分中，但由于LED的发光波长移到紫外光波长，故LED的缺陷密度保持相对较高，缓冲层需要生长到某一厚度（例如，大于10μm），且难以实现氮化物半导体层的聚结（coalescence），从而显着地降低在紫外波长下LED的发光强度。因此，所属领域的制造者力图开发出具有令人满意的发光效率的LED。

发明内容

本发明提供一种发光二级管（LED）装置及一种用于承载半导体层的载体。通过在载体的生长表面上具有至少一个纳米图案化结构，氮化物半导体层的缺陷密度可有效地降低，其中可容易实现氮化物半导体层的聚结，而生长于纳米图案化结构上方的半导体层的厚度减少，因此，在222nm到405nm波长范围下的LED的发光强度可在小于365nm的紫外波长下得以增强。

根据本发明的例示性实施例，提供包含载体、n型半导体层、p型半导体层、有源层、第一电极及第二电极的LED。载体包含衬底及安置于衬底与n型半导体层之间的半导体披覆层。n型半导体层及p型半导体层位于载体的生长表面之上。有源层位于n型半导体层与p型半导体层之间，其中由有源层发射的光波长λ为222nm≦λ≦405nm，且有源层的缺陷密度小于或等于5x10¹⁰/cm²。第一电极及第二电极分别连接到n型半导体层及p型半导体层。

根据本发明的例示性实施例，提供用于承载半导体层的载体，所述载体具有生长表面及在生长表面上的至少一个纳米图案化结构。载体的生长表面上的至少一个纳米图案化结构具有多个台面，凹座形成于两个邻近台面之间，其中凹座的深度范围在10nm到500nm之间，且台面的尺寸范围在10nm到800nm之间。

基于上述，在根据本发明的实施例的LED装置中，通过在载体的生长表面上具有至少一个纳米图案化结构，在厚度方向上延伸的晶格位错可有效地降低，且经生长以在纳米图案化结构上聚结的半导体层的厚度也可减少。前述载体可与有源层的特定组态中的任一者合幷（即，经掺杂量子势垒层的层数、量子势垒层的厚度满足特定关系，插入夹层或部分量子阱具有至少一对发光层及辅助层），可增加LED的载流子的复合率，也可减少LED的缺陷密度。因此，在本发明中，在222nm到405nm波长范围下的LED的发光强度可在小于365nm的紫外波长下显着增加。

下文详细描述伴随附图的若干例示性实施例，以进一步详细描述本发明。

附图说明

图1为本发明的一例示性实施例中一种LED装置的剖面示意图；

图2A为本发明的一例示性实施例的LED装置中一种具有单量子阱结构的有源层的剖面示意图；

图2B为本发明的一例示性实施例的LED装置中一种具有多量子阱结构的有源层的剖面示意图；

图3为本发明的一例示性实施例的LED装置中有源层的放大剖面示意图；

图4A为图1中所描绘的载体的实施方案；

图4B为图1中所描绘的载体的另一实施方案；

图4C为图1中所描绘的载体的又一实施方案；

图5A及图5B为规则地布置的纳米图案化结构的俯视示意图；

图5C为随机地布置的纳米图案化结构的俯视示意图；

图6A为在微米尺度下的生长表面上的台面的结构图案的扫描电子显微镜（SEM）图像；

图6B及图6C分别为在纳米尺度下的生长表面上的具有不同间距的台面的结构图案的SEM图像；

图7A到图7C分别为覆盖平面衬底、图6A中所描绘的微米图案化衬底及图6B中所描绘的纳米图案化衬底的AlN半导体披覆层的俯视图的SEM图像；

图8A及图8B分别为覆盖图7A及图7C中所描绘的平面衬底及纳米图案化衬底的AlN半导体披覆层的表面的SEM图像；

图9A到图9C为在各种外延条件下空隙在图4A中所描绘的纳米图案化结构上方的形成的剖面示意图；

图10A到图10D为在图4A中所描绘的纳米图案化结构上的掩模层的制造流程的剖面示意图；

图11A为本发明的一例示性实施例中比较实例的LED装置的光学模拟图，且图11B为本发明的一例示性实施例中LED装置的光学模拟图；

图12A为LED装置的量子势垒层中的不同数目个经掺杂层对电流-输出功率曲线的影响的关系图；

图12B为LED装置的量子势垒层中的不同数目个经掺杂层对电流-电压曲线的影响的关系图；

图13为表3所提供的LED装置中的光输出功率-注入电流曲线图；

图14为本发明的一例示性实施例中一种LED装置的剖面示意图；

图15为图14中所描绘的LED装置中的有源层的放大剖面示意图；

图16A到图16D分别为根据第一例示性实施例中LED装置的结构示意图；

图17A到图17D分别为图16A到图16D中所描绘的装置的若干LED装置的能带级别的示意图；

图18A及图18B分别为当施加350mA的电流时图16A到图16D中所描绘的LED装置的导电带及价带的模拟图；

图19为图16A到图16D中所描绘的LED装置的发光强度的模拟图；

图20A到图20D分别为根据第二例示性实施例中LED装置的结构示意图；

图21为图20A到图20D中所描绘的LED装置的发光强度的模拟图；

图22A到图22D分别为当施加350mA的电流时图20A到图20D中所描绘的LED装置的导电带及价带的模拟图；

图23A及图23B分别为图1中所描绘的LED装置中的单量子阱的结构的剖面示意图；

图24为本发明中的LED装置的实施方案；

图25为本发明中的LED装置的另一实施方案；

图26为本发明中的LED装置的又一实施方案。

具体实施方式

下文中将参看随附附图详细描述例示性实施例，以便所属领域的一般技术人员容易认识到。本发明概念可以各种形式体现而不限于本文中所陈述的例示性实施例。对熟知部分的描述出于清楚起见而被省略，且相似参考数字遍及全文指代相似元件。

图1为本发明的一例示性实施例中一种LED装置的剖面示意图。参看图1，LED装置200包括载体210、n型半导体层220、有源层230、p型半导体层240、第一电极250及第二电极260。载体210包含衬底211及半导体披覆层212，其中衬底211为（例如）蓝宝石衬底、氮化镓（GaN）衬底、硅衬底、碳化硅（SiC）衬底或氮化铝（AlN）衬底，且半导体披覆层212为（例如）未经掺杂GaN层或未经掺杂AlN层，其中在本发明中使用蓝宝石衬底及未经掺杂AlN半导体披覆层来进行说明，但本发明不限于此。在本发明的实施例中，AlN代替GaN用以作为半导体披覆层的材料，且这是归因于AlN的能带隙高于GaN的能带隙，使得可避免光吸收。载体210的半导体披覆层212可安置于衬底211与n型半导体层220之间。举例来说，半导体披覆层212、n型半导体层220、有源层230及p型半导体层240的堆叠层形成于衬底211（即，蓝宝石衬底）的表面上。

有源层230安置于n型半导体层220与p型半导体层240之间，其中由有源层230发射的光波长λ为222nm≦λ≦405nm，且有源层230的缺陷密度小于或等于5x10¹⁰/cm²，较佳地小于或等于2.5x10¹⁰/cm²，且更佳地小于或等于5x10⁹/cm²。n型半导体层220可包含安置于半导体披覆层212上的第一n型经掺杂AlGaN层222及第二n型经掺杂AlGaN层224的堆叠层。p型半导体层240可包含顺序地安置于有源层230上的第一p型经掺杂AlGaN层242及第二p型经掺杂AlGaN层244的堆叠层。应注意，第一n型经掺杂AlGaN层222与第二n型经掺杂AlGaN层224之间的差异或第一p型经掺杂AlGaN层242与第二p型经掺杂AlGaN层244之间的差异可为厚度或掺杂浓度。除此之外，举例来说，n型半导体层220（包含第一n型经掺杂层222及第二n型经掺杂层224）及p型半导体层240（包含第一p型经掺杂层242及第二p型经掺杂层244）的材料可为GaN，但本发明不限于此。

更具体来说，如图1所示，半导体披覆层212（例如，未经掺杂GaN或未经掺杂AlN）、第一n型经掺杂AlGaN层222及第二n型经掺杂AlGaN层224、有源层230、第一p型经掺杂AlGaN层242及第二p型经掺杂AlGaN层244形成于衬底211上，其中半导体披覆层212的缺陷密度小于或等于1x10¹⁰/cm²，较佳地小于或等于5x10⁹/cm²，且更佳地小于或等于1x10⁹/cm²。此外，第一电极250及第二电极260分别形成于第二n型经掺杂AlGaN层224及第二p型经掺杂AlGaN层244的部分上，使得第一电极250电连接到n型半导体层220，且第二电极260电连接到p型半导体层240。当然，氮化物缓冲层还可添加于衬底211与n型半导体220之间，但本发明不限于此。根据实践的要求，所属领域的技术人员可选择厚度、掺杂浓度及铝浓度以用于生长半导体披覆层212、第一n/p型经掺杂AlGaN层222及242、第二n/p型经掺杂AlGaN层224及244，但本发明不限于此。

如图2A及图2B所示，有源层230可由单量子阱（即，单量子阱有源层230A）或多量子阱（例如，多量子阱有源层230B）组成。图2A为本发明的一例示性实施例的LED装置中一种具有单量子阱结构的有源层的剖面示意图。图2B为本发明的一例示性实施例的LED装置中一种具有多量子阱结构的有源层的剖面示意图。一般来说，有源层230包含i个量子阱及（i+1）个量子势垒层。量子阱中的每一者位于任何两个量子势垒层之间，且i为大于或等于1的自然数。举例来说，如图2A所示，单量子阱有源层230A可由两个量子势垒层232及包夹于其间的量子阱234形成，因此构成量子势垒层232/量子阱234/量子势垒层232的结构。以具有222nm到405nm的发射波长的LED装置200为例，量子势垒层232的材料为Al_xIn_yGa_1-x-yN，其中0≤x≤1，0≤y≤0.3，且x+y≤1。此外，量子阱234的材料可为Al_mIn_nGa_1-m-nN，其中0≤m<1，0≤n≤0.5，m+n≤1，x>m且n≧y。根据实践的要求（例如，不同发射波长），所属领域的技术人员可选择m及n或x及y的浓度以用于生长，但本发明不限于此。

如图2B所示，有源层230可由多个量子阱（即，多量子阱有源层230B）组成。多量子阱有源层230B可由至少两对经堆叠量子势垒层232及量子阱234形成。举例来说，图2B中的多量子阱有源层230B包括三对经堆叠的量子势垒层232/量子阱234。另外，在发光波长为365nm的本发明的实施例中，量子阱的材料为In_cGa_1-cN，其中0≦c≦0.05，且量子势垒层的材料为Al_dGa_1-dN，其中0≦d≦0.25。在实施例中，举例来说，较佳铝浓度在0.09与0.20之间，且量子势垒层的厚度为5nm到15nm。在实施例中，量子势垒层的较佳厚度为6nm到11nm。

图3为本发明的一例示性实施例的LED装置中的有源层的放大剖面示意图。参看图3，本实施例中所描述的有源层230包含五个量子阱234a-234e及六个量子势垒层232a-232f。量子阱234a-234e中的每一者位于量子势垒层232a-232f中的任何两者之间。量子势垒层232a-232f自n型半导体层220侧起算依序为232a、232b、232c、232d、232e及232f，且从n型半导体层220计数，量子阱234a-234e自n型半导体层220侧起算依序为234a、234b、234c、234d及234e。

在本发明的实施例中，半导体披覆层212、n型半导体层220、有源层230及p型半导体层240通过金属有机化学气相沉积（MOCVD）而沉积在衬底211上。然而，半导体披覆层212、n型半导体层220、有源层230及p型半导体层240的制造工艺不限于上文所提及的MOCVD工艺，其它合适的工艺可适用于本发明中。

此外，在此后的实施例中，硅被用作n型掺杂剂，以作为实施方案的例示性范围，但所属领域的技术人员还可使用与硅在同一IVA族中的其它元素以通过取代硅来实施本发明中的实施例。或者，V族或VIA族中的其它元素（例如，砷、磷或氧）通过取代硅来实施本发明中的实施例。

归因于氮化铝的生长性质，氮化铝的外延层倾向于以三维模式而非二维模式生长于衬底上，使得此AlN层的侧向聚结变得困难。将通过后续生长聚结的AlN外延层的厚度相对较厚（例如，经常大于10μm），且还需要较长的生长时间。待沉积在衬底上的其它外延材料（除了氮化铝之外）将不具有侧向聚结的问题，当将这些材料沉积在平面衬底上时较容易引起裂纹。因此，在本发明的实施例中，提供在生长表面上具有至少一个图案结构的载体以便减少待聚结的生长时间及所需要的生长厚度，且还归因于至少一个图案结构的纳米尺度而减少LED装置的缺陷密度。

举例来说，在本发明的LED装置200中（如图1所示），至少一个纳米图案化结构S可形成于载体210的生长表面上，使得沉积在纳米图案化结构S上的层的侧向生长的距离可在执行外延工艺时经缩短，从而减少待聚结的后续生长AlN层的生长时间及所需要的厚度。外延工艺包含氢化物气相外延（HVPE）、分子束外延（MBE）或金属有机气相外延（MOVPE），且将纳米图案化结构S制造于载体210上包含例如干式蚀刻工艺、湿式蚀刻工艺、光刻工艺或所属领域的技术人员已知的其它工艺等任何工艺，但本发明不限于此。举例来说，在蚀刻之后的纳米图案化结构S包含多个图案，其中所述图案中的每一者可为圆柱体、球状体、金字塔或多边形，其中载体210上的每一图案的正投影可为圆形形状、半圆形形状、椭圆形形状、正方形形状、等边三角形形状、等腰三角形形状、矩形形状、梯形形状、平行四边形形状、六边形形状或十字形或适用于待沉积于其上的外延的其它本体/形状，但本发明不限于此。

图4A为图1中所描绘的载体的实施方案。参看图4A，纳米图案化结构S形成于衬底211的表面上，且半导体披覆层212覆盖纳米图案化结构S且与其接触。图4B为图1中所描绘的载体的另一实施方案。参看图4B，衬底211'具有平面表面，半导体披覆层212'覆盖衬底211'的平面表面。纳米图案化结构S形成于半导体披覆层212'的表面上，且n型半导体层220覆盖纳米图案化结构S且与其接触。此外，图4C为图1中所描绘的载体的又一实施方案。参看图4C，衬底211''具有图案化表面S'，且半导体披覆层212''覆盖衬底211''的图案化表面S'，且纳米图案化结构S形成于半导体披覆层212''的表面上，且n型半导体层220覆盖纳米图案化结构S且与其接触。图4C中所描绘的图案化表面S'不限于纳米尺度，且表面S'可为微米图案化尺度，或可在半导体披覆层212''的侧向生长之后变为微米及纳米图案化尺度，本发明不限于衬底211''的图案化表面S'的尺度，只要此表面经图案化以用于其上的后续外延生长即可。

如图4A到图4C所示，平面半导体披覆层212及纳米图案化半导体披覆层212'、212''经由MOCVD工艺而分别形成于衬底211（即，纳米图案化衬底）、平面衬底211'及图案化衬底211"上。所形成的半导体披覆层212、212'、212''的厚度可小于或等于10μm，小于或等于7μm，或小于或等于5μm，其中较佳的厚度范围在1μm到4μm之间。在实施例中，半导体披覆层的材料包含氮化镓（GaN）、氮化铝镓（AlGaN）、氮化铝（AlN）、氮化铟镓（InGaN）或其组合。

具体来说，纳米图案化结构S在载体210的生长表面上包括多个台面MA，且凹座R形成于两个邻近台面MA之间。举例来说，在衬底211的表面上的纳米图案化结构S上执行外延工艺以形成半导体披覆层212期间，半导体披覆层212从每一台面MA的顶部表面上侧向地生长，且接着半导体披覆层212聚结于纳米图案化结构S上，如图4A所示。归因于台面MA的尺寸在纳米尺度下，待聚结的半导体披覆层212的两个邻近台面之间的距离缩短，使得待聚结的半导体披覆层212的厚度小于不具有纳米图案化结构S的构件（其通常大于10μm），且可减少外延生长的时间。此外，因为半导体披覆层212侧向地生长于每一纳米尺度台面MA的顶部表面上以覆盖衬底211，所以在载体210中沿厚度方向上延伸的晶格位错可有效地减少，且进一步防止由晶格失配产生的外延缺陷，从而在222nm到405nm波长范围下的LED装置的发光强度在小于365nm的紫外波长下得以增强。

类似地，经由如图4B所示的半导体披覆层212'上的纳米图案化结构S及如图4C所示的在图案化衬底211''上方的半导体披覆层212''上的纳米图案化结构S，从纳米图案化结构S侧向地生长的第一n型经掺杂AlGaN层222分别聚结于载体210'及210''上，其中同时还可减少纳米图案化结构S上的外延层（即，第一n型经掺杂AlGaN层222及半导体披覆层212''）的所需要的厚度及缺陷密度。

图5A及图5B为规则地布置的纳米图案化结构的俯视示意图。图5C为随机地布置的纳米图案化结构的俯视示意图。举例来说，纳米图案化结构S的台面MA是通过蚀刻工艺来形成，其中这些台面MA可规则地布置（如图5A及图5B所示）或随机地布置（如图5C所示）于载体210的生长表面上。在本发明的实施例中使用规则地布置的台面MA来进行说明，但本发明不限于此。在蚀刻之后，每一凹座R的深度范围在10nm到500nm之间，较佳地在50nm到400nm之间，且更佳地在100nm到300nm之间，且每一台面MA的尺寸范围在10nm到800nm之间，较佳地在50nm到700nm之间，且更佳地在100nm到500nm之间，其中尺寸指示台面MA的直径，且凹座R的深度还暗示台面MA的深度。多个凹座R环绕台面MA中的每一者，且彼此互连。或者，台面MA中的每一者可经形成为条状且规则地或随机地布置在载体的生长表面上，而凹座R中的每一者也经形成为条状且位于两个邻近台面MA之间，其中凹座R不连续且通过台面MA而彼此分离。在实施例中，台面MA的尺寸w₁及凹座R的尺寸w₂满足以下关系：0.0125≤[w₁/w₂]≤80，较佳地0.07≤[w₁/w₂]≤14，且更佳地0.2≤[w₁/w₂]≤5。

同时，随着台面MA的深度增加（即，纳米图案化结构S的厚度增加），待沉积在台面MA的顶部表面上的外延增加，且衬底211与氮化物外延层（例如，半导体披覆层212及第一n型经掺杂AlGaN层222）之间的接触面积降低，使得可减少由热膨胀失配及晶格失配导致的应力，从而降低在制造LED装置之后在冷却阶段处出现裂纹的概率。

为了进一步验证上文得出结论的演绎，在下文所描述的实验结果的支持下进一步说明LED装置200中的纳米图案化结构S的效果。在本实施例中，2μm厚的AlN半导体披覆层分别覆盖平面衬底、微米图案化衬底及两个纳米图案化衬底（其中间距为450nm及750nm）且与其接触。

图6A为在微米尺度下的生长表面上的台面的结构图案的扫描电子显微镜（SEM）图像。图6B及图6C分别为在纳米尺度下的生长表面上的具有不同间距的台面的结构图案的SEM图像。图6B中所描绘的台面MA的间距为450nm，且图6C中所描绘的台面MA的间距为750nm。图6A到图6C中所描绘的台面MA规则地布置，其中图6A到图6C中所描绘的台面MA的深度分别为1.5μm、0.05μm、0.05μm；图6A到图6C中所描绘的台面MA的尺寸w₁分别为2.27μm、0.45μm、0.7μm；且图6A到图6C中所描绘的凹座R的尺寸w₂分别为0.78μm、0.45μm、0.7μm。

图7A到图7C分别为覆盖平面衬底、图6A中所描绘的微米图案化衬底及图6B中所描绘的纳米图案化衬底的AlN半导体披覆层的俯视图的SEM图像。同时参看图6A到图6C及图7A到图7C，在平面衬底、图6A所描绘的微米图案化衬底及图6B所描绘的纳米图案化衬底的（0,0,2）晶体定向及（1,0,2）晶体定向上执行X射线衍射（XRD）分析。表1绘示由衬底的不同结构造成的对X射线衍射分析的影响。

表1

	（0,0,2）晶体定向（角秒）	（1,0,2）晶体定向（角秒）
			平面衬底	270	750
微米图案化衬底	X	X
			纳米图案化衬底	310	620

如表1的结果及图7A到图7C所示，在衬底的生长表面上的AlN半导体披覆层的特定厚度（即，2μm）下，对平面衬底上的半导体披覆层的（0,0,2）晶体定向的X射线衍射分析为270角秒，对图6B所描绘的纳米图案化衬底上的半导体披覆层的（0,0,2）晶体定向的X射线衍射分析为310角秒，且对图6A所描绘的微米图案化衬底上的半导体披覆层的（0,0,2）晶体定向的X射线衍射分析在此例示性实施例中无法测量。此外，对平面衬底上的半导体披覆层的（1,0,2）晶体定向的X射线衍射分析为750角秒，对图6B所描绘的纳米图案化衬底上的半导体披覆层的（1,0,2）晶体定向的X射线衍射分析为620角秒，且对图6A所描绘的微米图案化衬底上的半导体披覆层的（1,0,2）晶体定向的X射线衍射分析，再次，在此例示性实施例中无法测量。对图6A所描绘的微米图案化衬底上的半导体披覆层的（0,0,2）及（1,0,2）晶体定向的X射线衍射分析两者在此例示性实施例中均未能测量，其说明表面不能聚结，使得测量不得进行。

因此，从表1中可推出，覆盖平面衬底及图6B中所描绘的纳米图案化衬底的半导体披覆层可聚结到镜样的平整表面，而当半导体披覆层的外延生长厚度限于10μm之下时，覆盖图6A中所描绘的微米图案化衬底的半导体披覆层未能如上文所描述的另两者一样聚结到平整表面。如图7B所示，图6A中所描绘的微米图案化衬底上的半导体披覆层的表面保持仍为不平整的，如图7B中所示。图6A中所描绘的微米图案化衬底使之后得难以随后实现半导体披覆层的聚结难以实现。

如图7A及图7C所示，尽管所实现的两个构造已配置聚结到镜样的平整表面，但平面衬底上的半导体披覆层的裂纹密度与图6B中所描绘的纳米图案化衬底的裂纹密度相比相对较高。图8A及图8B为分别为覆盖图7A及图7C中所描绘的平面衬底及纳米图案化衬底的AlN半导体披覆层的表面的SEM图像。如图8A所示，平面衬底上的半导体披覆层的表面看起来像裂纹表面。相比之下，纳米图案化衬底上的半导体披覆层的表面看起来像平滑且无裂纹的表面，如图8B所示。

换句话说，归因于衬底的生长表面上的纳米图案化结构，由热膨胀失配及晶格失配导致的应力在半导体披覆层与衬底之间减少，从而降低在半导体披覆层及/或氮化物半导体结构中出现裂纹的概率，且改进LED装置的质量。类似地，当纳米图案化结构形成于具有平面衬底的半导体披覆层上（如图4B中所示）或形成于具有图案化衬底的半导体披覆层上（如图4C所示）时，由热膨胀失配及晶格失配导致的应力可经由载体的生长表面上的纳米图案化结构而减少，从而降低在半导体披覆层及/或氮化物半导体结构中出现裂纹的概率。

图9A到图9C为在各种外延条件下空隙在图4A中所描绘的纳米图案化结构上方的形成的剖面示意图。根据本实施例，假定在具有折射系数n1的衬底211（或载体210）上方存在形成于具有折射系数n3的半导体披覆层212中的具有折射系数n2的p个空隙213，其中1≤p，且n3>n2>n1，其中p为大于或等于1的自然数。在这些条件下，对于纳米图案化结构S上的外延层待聚结的缺陷密度及所需要的厚度的改进效果尤其明显。

参看图9A，因为在第一外延条件下，半导体披覆层212侧向地生长于每一台面MA的顶部表面上以覆盖纳米图案化结构S，所以当聚结半导体披覆层212聚结时，多个空隙213形成于这些台面MA之间。同样，参看图9B，因为在第二外延条件下，半导体披覆层212侧向地生长于每一台面MA的顶部表面上以覆盖纳米图案化结构S，所以当聚结半导体披覆层212聚结时，多个空隙213形成于这些台面MA之间。或者，这些空隙213还可形成于这些台面MA之间，即，空隙213中的每一者可形成于两个邻近凹座R之间的台面MA中的每一者上方，如图9C中所示。这就是说，每一空隙213可形成于任何两个邻近台面MA之间的每一凹座R上方（如图9A及图9B中所示），或可形成于在任何两个邻近凹座R之间的每一台面MA上方（如图9C所示），空隙213的位置不限于此，只要形成于纳米图案化结构S上方即可。

类似地，空隙213还可经形成且应用于图4B中所描绘的纳米图案化结构S、图4C中所描绘的纳米图案化结构S及图案化表面S'，以减少后续外延半导体层的厚度及LED装置的缺陷密度，因此详细描述可与在此不再重复的上文描述有关。

图9A到图9C之间的差异在于图9A中的空隙213与凹座R互连以在在图9A中的载体210中形成圆锥及圆柱空间，而半导体披覆层212首先聚结于凹座R上方，且空隙213接着形成于在图9B中的凹座R上方或在图9C中的台面MA上方的半导体披覆层212的经聚结的部分上方。尽管使用圆锥及圆柱形状来说明空隙213，但空隙213的形状（其取决于给定外延条件）不限于此。此外，空隙213的位置也不限制（例如，在半导体披覆层212中）在半导体层212中也不限制的空隙213的位置，所属领域的技术人员可根据实践中的要求而确决定空隙213的位置。归因于半导体披覆层212与衬底211之间的空隙213的存在，载体210具有三个不同的折射系数（即，n1到n3），使得当发射光时可通过折射系数差来降低减少LED装置中的全内反射效果，从而增强LED装置的光粹取率（power extraction）。此外，归因于载体210中的纳米图案化结构S，还可减少侧向地生长以聚结于纳米图案化结构S上的半导体层的厚度，且可有效地降低氮化物半导体层的缺陷密度。

在下文所描述的实验结果的支持下进一步说明本发明中的空隙213的效果。举例来说，在实施例的前述配置下（即，在载体210中具有纳米图案化结构S及空隙213），待聚结的半导体披覆层212的厚度小于或等于10μm，较佳地小于或等于7μm，且更佳地小于或等于5μm，而半导体披覆层的缺陷密度小于或等于1x10¹⁰/cm²，较佳地小于或等于5x10⁹/cm²，且更佳地小于或等于1x10⁹/cm²，且有源层230的缺陷密度小于或等于5x10¹⁰/cm²，较佳地小于或等于2.5x10⁹/cm²，且更佳地小于或等于5x10⁹/cm²。相比之下，有源层的缺陷密度在平面蓝宝石衬底上约为1x10¹¹/cm²，但待聚结的半导体披覆层212的厚度小于1μm，而待聚结的半导体披覆层212的厚度大于5μm，且有源层的缺陷密度的范围在具有微米图案化结构的蓝宝石衬底上为在1x10⁹/cm²到1x10¹¹/cm²之间。因此，如上文所说明，在具有在衬底与氮化物半导体结构之间具有的纳米图案化结构及空隙的情况下，LED装置中的待聚结的外延半导体层可较薄，且还可减少LED装置的缺陷密度。

另外，举例来说，可经由增加纳米图案化结构S的台面MA的深度或使用掩模层覆盖台面MA的侧壁及每一凹座R的底部表面来实现空隙213的形成。具体来说，在本发明的实施例中，除了增加台面MA的厚度之外，可以于纳米图案化结构S上方进一步使用掩模层，以便确保半导体披覆层212及/或第一n型经掺杂AlGaN层222的外延生长于纳米图案化结构S的每一台面MA的顶部表面上。使用前述方法来说明本发明的例示性实施例，以便减少待聚结的半导体披覆层的厚度及裂纹的概率，且本发明的范围不限于此。

图10A到图10D为在图4A中所描绘的纳米图案化结构上的掩模层的制造工艺流程的剖面示意图。参看图10A及图10B，纳米图案化结构S形成于载体210中的衬底211的生长表面上。接着，经由化学气相沉积（CVD）形成0.1μm到2μm的掩模层214以覆盖衬底211上的纳米图案化结构S。其后，对掩模层214执行光刻工艺，且接着通过执行蚀刻工艺而部分地移除掩模层214，以使每一台面MA的每一者的顶部表面暴露。因此，如图10C所示，掩模层214覆盖每一台面MA的侧壁及两个邻近台面MA之间的每一凹座R的顶部表面。因此，参看图10D，因为在外延工艺期间，半导体披覆层212从未由掩模层214覆盖的每一台面MA的顶部表面侧向地生长，所以半导体披覆层212可不生长于每一台面MA的侧壁及每一凹座R的底部表面上，且聚结于两个邻近台面MA之间的每一凹座R上方。

在具有掩模层的配置下，可不太厚地实现待聚结的半导体披覆层212的厚度可以以较薄方式实现，使得从而减少半导体披覆层212与纳米图案化结构S之间的裂纹可减少。具体来说，半导体披覆层212的厚度为（例如）小于或等于5μm，其促进后续层的形成。举例来说，掩模层214的材料可为二氧化硅（SiO₂）、氮化硅（Si₃N₄）或氮氧化硅（SiON）。类似地，掩模层214还可应用于图4B中所描绘的纳米图案化结构S、图4C中所描绘的纳米图案化结构S及图案化表面S'，以确保后续层的外延层生长于每一台面MA的顶部表面，使得因此详细描述可与在此不再重复的上文描述有关。

因此据此，通过在载体的生长表面上（即，在衬底的表面上，在半导体披覆层的表面，及在半导体披覆层的表面以及衬底的图案化表面上）具有的纳米图案化结构，待聚结的后续外延半导体层可以较薄，且可以减少LED装置的缺陷密度。此外，通过在纳米图案化结构上方形成的空隙，且经由空隙的分布密度及空隙、经聚结的半导体层及衬底之间的折射系数差，可进一步减少待聚结的后续外延半导体层的厚度，且还可减少LED装置的缺陷密度。此外，通过在每一台面的侧壁及凹座的底部表面上溅镀掩模层，后续外延半导体层可从纳米图案化结构的每一台面的顶部表面侧向地生长，使得可减少经聚结的半导体层与具有纳米图案化结构的半导体层之间的接触面积减少，从而使待聚结的后续外延半导体层变薄，且降低LED装置的缺陷密度。因此，通过使用前述技术中的任一者，本发明中的LED装置的发光强度可在222nm到405nm波长范围下，尤其在小于365nm的紫外波长下显着增加。

在LED装置200中的有源层230的特定配置下（即，经掺杂量子势垒层的层数或量子势垒层的厚度满足特定关系，插入夹层或部分量子阱具有至少一对发光层及辅助层），更多电子-空穴对可分布到有源层230的量子阱234中，因此与载体210中的纳米图案化结构S，可进一步改进在222nm到405nm波长范围下LED装置200的发光强度。在任一有源层230的前述配置的情况下，在缺陷周围形成更多铟自聚的区域。因此，当载流子移动到缺陷时，由铟自聚的区域俘获更多载流子，因此增加载流子的复合率。

对发光强度的影响由LED装置200中的有源层230的各种配置导致，其在下文中进一步解释。前述载体210（即，如图4A、图4B或图4C中所示配置的纳米图案化结构S），例如SUB及SUBI，可应用于以下实施例中的衬底。

实施例I

在此实施例中，通过具有经掺杂有n型掺杂剂的有源层的数个量子势垒层（其中经掺杂量子势垒层的层数满足特定关系），或通过具有在最靠近于p型半导体的经掺杂有n型掺杂剂的量子势垒层处的最低掺杂浓度，或通过使得经掺杂有n型掺杂剂的量子势垒层的掺杂浓度满足特定关系，n型掺杂剂可补偿缺陷对载流子的影响。因此，可增强LED装置的载流子的复合率。因此，通过使用前述技术中的任一者，实施例中的LED装置的发光效率可在222nm到405nm波长范围下显着增加。

图11A为根据本发明的一例示性实施例中比较实例的的LED装置比较实例的光学模拟图，且图11B为根据本发明的一例示性实施例中的LED装置的光学模拟图，其中图11A及图11B中的缺陷密度设定为1x10⁸/cm³。请首先，参看图11A，图11A为对量子势垒层232a-232f中的经掺杂量子势垒层的层数的调整与根据例示性实施例的LED装置的在450nm周围的发射波长的发射强度之间的关系图。参看图3及图11A两者，横轴表示发射波长（单位：nm），且纵轴表示发射强度（单位：a.u.）。此外，在不同线A、B、C及D的倾斜线之前及之后的数值分别表示在量子势垒层232a-232f中的经掺杂/未经掺杂量子势垒层的层数。经掺杂层的层数从n型半导体层220侧算起。举例来说，线A中的6/0表示所有六个量子势垒层232a-232f经掺杂。线B中的4/2表示在n型半导体层220附近的四个量子势垒层232a-232d为经掺杂量子势垒层，且两个层为未经掺杂量子势垒层232e-232f。线C中的2/4表示在n型半导体层220附近的两个量子势垒层232a-232b为经掺杂量子势垒层，且四个层为未经掺杂量子势垒层232c-232f。另一方面，线D中的0/6可表示所有六个量子势垒层232a-232f未经掺杂。如图11A所示，结果显示增加经掺杂量子势垒层的层数反而降低LED装置在450nm附近波段的发光效率。

相比之下，当经掺杂量子势垒层的层数增加时，可有效地提升LED装置在222nm到405nm波长范围下的发光强度。具体来说，图11B为对量子势垒层中的经掺杂量子势垒层的层数的调整与在365nm周围的发射波长的发射强度之间的关系图。在图11B中，横轴、纵轴及线段的定义类似于图11A，其中图11B表示主峰为365nm的附近的222nm到405nm范围的发射波长。如图11B所示，结果显示增加经掺杂量子势垒层232的层数有助于提升LED装置在222nm到405nm波长范围下的发光效率。

当LED装置所发出的发射波长在450nm附近时，可从图11A及图11B中所呈现的结果推断出，归因于量子阱存在较强的局部效应（localizedeffect），载流子不易受缺陷密度的影响。因此，于量子势垒层中掺杂n型掺杂剂，幷无法有效地增强为450nm附近的发射强度。另一方面，太多的掺杂反而会导致载流子溢出现象，因而降低发射强度，如图11A所示。然而，对于发射波长在365nm附近的LED装置而言，于量子势垒层中掺杂n型掺杂剂的效应却与发射波长在450nm附近的LED装置完全相反。

如图11B所示，当LED装置所发出的发射波长在主峰为365nm附近的222nm到405nm的发射波长时，归因于量子阱的局部效应减弱，载流子受到缺陷密度的影响增强，因此量子势垒层中掺杂n型掺杂剂（例如，Si）有助于补偿缺陷密度对载流子的影响。换句话说，n型掺杂剂还可提供电子作为辐射复合之用，从而有效地提升LED装置在222nm到405nm发射波长范围下的的发光效率。在实施例中，此处所涉及的n型掺杂剂可为来自从外部源提供能够代替III族元素的IV族掺杂剂。如图11B所示，范围在222nm到405nm之间的发射波长的发射强度随着经掺杂量子势垒层的层数增加而增加。当经掺杂量子势垒层的层数k及量子势垒层的总数目i满足以下公式时，发光效率提升的效果尤其明显：当i为偶数时，k≧i/2，且当i为奇数时，k≧（i-1）/2。

表2记录在LED装置中有源层的结构如图3所示时，LED装置在不同电流下的发光强度表现。表2还记录随着经掺杂量子势垒层及未经掺杂量子势垒层的层数而改变的正向电压。在图1中制成表的实验中，各经掺杂量子势垒层的掺杂浓度C₁、C₂、…C_k为（例如）2x10¹⁸/cm³。在发射波长为365nm的实施例中，量子阱的材料为In_cGa_1-cN，其中0≦c≦0.05，且量子势垒层的材料为Al_dGa_1-dN，其中d在0到0.25之间。在本实施例中，铝浓度较佳为0.09到0.20之间，且量子势垒层的厚度为（例如）5nm-15nm。在本实施例中，厚度较佳为6nm-11nm。另外，表2的结果说明于图12A及图12B中。图12A为LED装置的量子势垒层中的不同数目个经掺杂层对电流-输出功率曲线的影响的关系图。图12B为LED装置的量子势垒层中的不同数目个经掺杂层对电流-电压曲线的影响的关系图。

表2

如表2及图12A的结果所示，LED装置200A-200E的输出功率随着经掺杂量子势垒层的数目在既有量子势垒层中增长而增加。具体来说，首先，当量子势垒层未掺杂有n型掺杂剂时，其掺杂浓度为0，且GaN材料具有根据不同外延技术或不同外延质量而不同的背景掺杂浓度。在本实施例中，因为无法测量到背景掺杂浓度，因此未经掺杂浓度由N.A来表示。此时，当六层量子势垒层中皆未掺杂有n型掺杂剂（例如，Si）时，输出功率为9.5mW（LED装置200A）。当六层量子势垒层中的两层掺杂有n型掺杂剂时（例如，对图3所描绘的量子势垒层232a-232f中最靠近于n型半导体层220的两层量子势垒层232a-232b），LED装置200B的输出功率可从皆未经掺杂的9.5mW提升到10.6mW。较佳地，当在六层量子势垒层232中有四层经掺杂量子势垒层232时（例如，对图3中最靠近于n型半导体层220的四层量子势垒层232a-232d），LED装置200C的输出功率可从未经掺杂的9.5mW显着提升到17.0mW，其为原来的两倍。因此，当经掺杂量子势垒层232的层数k大于或等于量子势垒层232的总数目i的一半时，可有效地提升LED装置200C的发光效率。此外，当掺杂五层量子势垒层时，LED装置200D的输出功率为24.2mW。当所有量子势垒层232都掺杂时（例如，对图3中所有六个量子势垒层232a-232f掺杂），LED装置200E的输出功率可提升到31.1mW，其接近原来的三倍。

此外，如表2及图12B的结果所示，通过在量子势垒层中掺杂n型掺杂剂，除可有效地增加LED装置200A的发光效率之外，更可进一步降低量子势垒层的电阻值，从而降低LED装置的正向电压。举例来说，正向电压由所有量子势垒层未经掺杂的4.36V下降到所有量子势垒层经掺杂的4.14V。前述结果表示，通过增加量子势垒层中的掺杂层数，可补偿缺陷密度对LED装置在222nm到405nm波长范围下（主峰在365nm附近）的发光效率的影响。

实施例II

在此实施例中，通过最靠近于p型半导体层的三个量子势垒层中的一者（其具有大于另两个量子势垒层的厚度的厚度），或在有源层中量子势垒层的厚度满足特定关系，电子-空穴对可均匀地分布于有源层中，电子空穴复合的概率可增加，且可显着改进LED装置在222nm到405nm波长范围下的发光强度。

根据本实施例，假定LED装置200的有源层230具有图3所示的结构，且施加300mA的电流及700mA的电流。在这些条件下，当量子势垒层232a-232f在不同位置处的厚度（单位：nm）改变时，在表3中提供LED装置200的发光强度。本文中，每一量子阱234a-234e者的厚度为3nm。除此之外，在本实施例中，量子阱234a-234e由（例如）In_cGa_1-cN制成，且0≤c≤0.05；量子势垒层232a-232f由（例如）Al_dGa_1-dN制成，且0≤d≤0.25（较佳地0.09≤d≤0.20）。

即，根据本实施例，如图3所示，有源层230具有六层量子势垒层232a-232f。从p型半导体层240起算的六层量子势垒层232a-232f的厚度按顺序为T₁、T₂,、T₃…及T_i（在本实施例中i=6）。即，T₁表示最靠近于p型半导体层240的量子势垒层232f的厚度，且T₆表示最靠近于n型半导体层220的量子势垒层232a的厚度。

表3

如表3所示，LED装置I当施加350mA的电流时具有17.0mW的发光强度。参看图3及表3，在LED装置200最靠近于p型半导体层240的三层量子势垒层232d-232f中，当最靠近于p型半导体层240的量子势垒层232f的厚度T₁大于相对地靠近于n型半导体层220的量子势垒层232e及232d的厚度T₂及T₃时（即，当T₁大于T₂且大于T₃时），可有效地改进LED装置200的发光强度。

具体来说，与LED装置I的发光强度相比较，LED装置II的发光强度显着地降低到5.9mW。因为在LED装置II中最靠近于p型半导体层240的量子势垒层232f的厚度T₁相对较薄，所以未能有效地将电子局限于量子阱中，且LED装置II的发光强度大程度地减弱。这符合先前实施例中所描述的机制。

与LED装置I中的中间量子势垒层232d及232c的厚度T₃及T₄相比较，LED装置III中的中间量子势垒层232d及232c的厚度T₃及T₄减薄之后，LED装置III的发光强度接着可提升到24mW。在所述厚度设计的情况下，相对于LED装置I，空穴可容易朝向n型半导体层220将注入到更多的量子阱234a-234e。在LED装置IV中，进一步将量子势垒层232b及232a的厚度减少，而光输出功率更显着提升到30.3mW。

在LED装置V中，如果从p型半导体层240到n型半导体层220算起，那么量子势垒层232f-232a的厚度T₁-T₆逐渐减小。如表3所示，T₁的厚度到T₆的厚度逐渐减少，其发光强度逐渐倍增到约33.1mW。即，在LED装置中最靠近于p型半导体层240的三层量子势垒层232的厚度T₁-T₃满足T_1≧T₂且T_1≧T₃的关系，使得空穴可均匀地分布于有源层的量子阱中，且可抑制电子的溢出现象。借此，可有效地提升LED装置的发光强度。

图13为表3所提供的LED装置中的光输出功率-注入电流曲线图。可从表3及图13得知，可通过调整有源层230中的量子势垒层232f-232a的厚度来改进LED装置的光输出功率。尤其是，靠近于p型半导体层240的三层量子势垒层232f-232d对空穴迁移率比其它量子势垒层232c-232a有更大程度地影响，因此可通过调整量子势垒层232f-232d的厚度来有效地提升发光强度的效果。

在有源层230中的i层量子势垒层232当中，如果厚度T₁与厚度T₂到T_i相比较具有最大值，那么LED装置的发光强度即可改良。

根据表3，LED装置（例如，LED装置III）中，中间量子势垒层的厚度（例如，T₃及T₄）可小于靠近于n型半导体层220及p型半导体层240的量子势垒层的厚度，且可以有效的方式改进光输出功率。靠近于n型半导体层220的量子势垒层232b及232a的厚度可经设计成小于靠近于p型半导体层240的量子势垒层232f及232e的厚度，使得量子势垒层232d到232a的厚度相等。因此，可进一步提升LED装置（例如，LED装置IV）的光输出功率。注意，LED装置（例如，量子势垒层232的厚度在从p型半导体层240到n型半导体层220算起的情况下逐渐减小的LED装置V）的发光强度与LED装置I到IV的发光强度相比较具有最大值。

根据上文所描述的实验结果，可推出通过使电子-空穴对均匀地分布于有源层230的量子阱中及通过增强靠近于p型半导体层240的量子势垒层的载流子局限效果可有效地提升LED装置的发光效率。

将上文实验中所描述的六层量子势垒层232取作实例，最靠近于p型半导体层240的第一量子势垒层232f的厚度T₁具有最大值，且第二量子势垒层232e的厚度T₂小于或等于第一量子势垒层232f的厚度T₁。借此，最靠近于p型半导体层240的第一量子阱可最佳程度地实现局限效果，可防止电子溢出，且电子及空穴的辐射复合可得以提升。

鉴于上文实验及推论，最靠近于p型半导体层240的第一量子势垒层232f的厚度T₁具有最大值，借此可防止电子溢出，且电子及空穴的辐射复合可更为有效。因此，所属领域的技术人员应注意到，当第二量子势垒层232e的厚度T₂等于第一量子势垒层232f的厚度T₁时，最靠近于p型半导体层240的第一量子阱可具有最有利的局限效果。因此，仍可防止电子溢出，且电子及空穴的辐射复合仍可得以实现。

更具体来说，与厚度T₁及T₂相比较，第三量子势垒层232d的厚度T₃具有在厚度T₁到T₃内的最小值（见表3中的LED装置III到V）。这对于空穴注入是有益的（即，空穴可朝向n型半导体层220有效地注入到量子阱234中），且空穴可均匀地分布到有源层230中。如表3所示，当T₁>T₂=T₃时，LED装置I的光输出功率可大于LED装置II。如表3中所示的LED装置IV及V，当最靠近于n型半导体层的量子势垒层的厚度T_i（在本实施例中i=6）具有最小值时，LED装置IV及V在施加350mA的电流及700mA的电流下具有最有利的发光强度。即，当最靠近于n型半导体层的量子势垒层的厚度T_i具有i层量子势垒层的厚度当中的最小值时，可有效地增强光输出功率。

实施例III

图14为本发明的一例示性实施例中一种LED装置的剖面示意图。图14中所描绘的LED装置300的结构类似于图1中所描绘的LED装置200，除了电子势垒层270及夹层280位于有源层230与p型半导体层240之间。图15为图14中所描绘的LED装置中的有源层的放大剖面示意图。图15中所描绘的有源层230的结构类似于图3中所描绘的有源层230的结构，除了从p型半导体层240算起的量子势垒层232a-232f的顺序为232a、232b、232c、232d、232e及232f，且从p型半导体层240算起的量子阱234a到234e的顺序为234a、234b,、234c、234d及234e，且电子势垒层270及夹层280位于量子势垒层232a与p型半导体层240之间。

在此实施例中，为了减少归因于电子势垒层与最靠近于p型半导体层的量子势垒层之间的晶格常数的差的极化场的失配现象，且为了改进电子局限效果且减少电子溢出，邻近于p型半导体层240的电子势垒层270插入于有源层230与p型半导体层240之间。夹层280插入于电子势垒层270与有源层230中最靠近于p型半导体层240的量子势垒层232之间（如图15所示，有源层230中最靠近于p型半导体层240的量子势垒层在下文中标记为232a），使得夹层280的两个表面与量子势垒层232a及电子势垒层270接触。通过使用前述技术中的任一者（例如，改变夹层280的晶格常数或厚度），夹层280的晶格常数a₂可满足与量子势垒层232a的晶格常数a₁或电子势垒层270的晶格常数a₃的特定关系，以便控制在连接到电子势垒层270的有源层230中最靠近于p型半导体层240的量子势垒层的导电带及价带的能带。或者，通过使得夹层280的厚度t₂满足与电子势垒层270的厚度t₃的特定关系，还可控制在连接到电子势垒层270的有源层230中最靠近于p型半导体层240的量子势垒层的导电带及价带的能带以便改进空穴注入效率，从而增强LED装置300的总发光效率。

具体来说，实施例中所描述的晶格常数可定义为平均晶格常数，且晶格常数公式Al_aIn_bGa_1-a-bN及晶格常数可计算为3.112×a+3.544×b+3.1892×（1-a-b）。在b=0的状况下，当铝浓度a等于0.08时，对应晶格常数为

当结构包括多个层（例如，具有厚度t₁的Al_cIn_dGa_1-c-dN及具有厚度t₂的Al_eIn_fGa_1-e-fN）时，对应于Al_cIn_dGa_1-c-dN及Al_eIn_fGa_1-e-fN的晶格常数为a₁及a₂，且此结构的平均晶格常数为：

$\frac{(a_1\&times;t_1+a_2\&times;t_2)}{t_1+t_2}.$

具体来说，当电子势垒层270插入于有源层230与p型半导体层240之间时，可改进LED装置中的载流子局限效果以便增强LED装置的发光效率。此外，在实施例中，夹层280插入于电子势垒层270与最靠近于p型半导体层240的量子势垒层之间。在实施例中，夹层280可呈梯级夹层的形式。在另一实施例中，夹层280可呈极化场逆转夹层的形式。具体来说，通过改变夹层280的晶格常数及/或厚度，可有效地控制在连接到电子势垒层270的有源层230中最靠近于p型半导体层240的量子势垒层的导电带及价带的能带以防止由电子势垒层与最靠近于p型半导体层的量子势垒层之间的晶格常数的差造成的极化场的失配现象，使得导电带能级高于费米能级，从而改进电子局限效果，且减少电子溢出。此外，可从价带移除电子势垒层与最靠近于p型半导体层的量子势垒层之间的能带不连续性，从而促进空穴注入且有效地增强发光效率。特定来说，对于具有从222nm到405nm的波长范围的从有源层230发射的光，增强效果尤其明显。

图16A到图16D分别为根据第一例示性实施例中LED装置的结构示意图，其中图16D为根据第一例示性实施例的LED装置的结构，且图16A到图16C充当第一例示性实施例中LED装置的比较实例。描绘于图16A到图16D中的LED装置200A-200D中的层结构的细节清楚地说明于图14中所描绘的结构中，且因此对层的部分之间的相对位置及每一层的材料的简短描述说明于图16A到图16D中。图16A到图16D中所描绘的每一层材料由元素组成表示，例如LED装置200A-200D中的第一p型经掺杂AlGaN层242的材料为Al_0.08Ga_0.92N，有源层230中的量子势垒层的材料为Al_dGa_1-dN，且量子阱的材料为In_cGa_1-cN。此外，第二p型经掺杂AlGaN层244及n型半导体层220的材料分别为（例如）P⁺AlGaN及AlGaN。参看图16A到图16D，LED装置200A-200D之间的差异为第一p型经掺杂AlGaN层242与有源层230之间的包夹结构（其为层结构）及图16A到图16D中在M2处所指示的元素。

图17A到图17D分别为图16A到图16D中所描绘的装置的若干LED装置的能带级别的示意图。与图16A到图16C中所描绘的前述LED装置200A-200C相同，图17A到图17C为比较实例，且图17D为第一例示性实施例的LED装置。横轴表示LED装置200A-200D中的每一者中的经堆叠层的相对位置（厚度），且纵轴表示每一层的铝浓度。每一层的厚度（单位：nm）标记于每一层上方。此外，在第一例示性实施例中，描述是基于属于梯级夹层型的夹层280。

参看图16A及图17A，在LED装置200A中，电子势垒层270A为具有25%的固定铝浓度及25nm的厚度的Al_0.25Ga_0.75N膜，而图16B的LED装置200B、图16C的LED装置200C及图16D的LED装置200D中的包夹于p型半导体层240与有源层230之间的层结构（例如，电子势垒层270）经划分成具有各种铝浓度的结构。

更具体来说，参看图16B及图17B，在LED装置200B中，在最靠近于p型半导体层240的量子势垒层的生长之后（如图15所示），随后生长具有25%的固定铝浓度及15nm的厚度的电子势垒层270B1，且接着生长具有从25%逐渐减少到8%的铝浓度的电子势垒层270B2，且所述电子势垒层270B2与p-Al_0.08Ga_0.92N层（即，第一p型经掺杂AlGaN层242）接触。

参看图16C及图17C，在LED装置200C中，在最靠近于p型半导体层240的量子势垒层的生长之后，生长具有从17%逐渐增加到25%的铝浓度及25nm的厚度的电子势垒层270C。参看图16D及图17D，在第一例示性实施例的LED装置200D中，在最靠近于p型半导体层240的量子势垒层的生长之后，随后生长具有从17%逐渐增加到25%的铝浓度及25nm的厚度的夹层280D，且接着生长具有25%的固定铝浓度及15nm的厚度的电子势垒层270D。

图18A及图18B分别为当施加350mA的电流时图16A到图16D中所描绘的LED装置的导电带及价带的模拟图。可从图18A及图18B中看出，通过使得夹层280D插入到LED装置200D的结构中，可改变用于将电子势垒层与最靠近于p型半导体层的量子势垒层连接的导电带及价带的能带。具体来说，如图18A所示，LED装置200D中的夹层280D的导电带能级高于费米能级，其指示LED装置200D的层结构爱可增加电子局限效果且减少电子溢出。另外，如图18B所示，归因于LED装置200D中的夹层280D的价带，可移除在电子势垒层与最靠近于p型半导体层的量子势垒层之间的能带不连续性，以便有效地促进空穴注入。

此外，图19为图16A到图16D中所描绘的LED装置的发光强度的模拟图。从图19中，在第一例示性实施例中，LED装置200D具有最高发光强度。

类似地，通过使夹层的厚度t₂及电子势垒层的厚度t₃满足特定关系（即，t₂≦0.9t₃），且在厚度t₃足够厚的条件下，可防止电子从最靠近于p型半导体层的量子势垒层穿隧通过电子势垒层到p型半导体层。因此，改进电子局限效果，从而增强前述效果。

在下文所描述的实验结果的支持下进一步说明前述推论。表4记录在LED装置200A、200B及200D中改变有源层中最靠近于p型半导体层的量子势垒层之间的结构（如图16A、图16B及图16D所示）时，LED装置200A、200B及200D在不同电流（即，施加350mA及700mA的电流）下产生的发光强度及正向接通电压。在本实施例中，有源层230包含五层量子阱234，且量子阱234a到234e中的每一者的厚度为3nm。

表4

如表4及图16A所示，当应用具有电子势垒层270A（即，具有固定铝浓度的层）的LED装置200A时，LED装置200A具有33.1mW的发光强度。相比之下，如表4及图16D所示，当结构改变到具有电子势垒层270D及夹层280D的LED装置200D时，发光强度可从原始33.1mW显着增加到54.0mW。另外，从表4及图16D，LED装置200D的结构可促进减少电子势垒层270D与最靠近于p型半导体层240的量子势垒层之间的能带不连续性效果，且促进改进空穴注入，且减少界面之间的电阻，以便促进减少正向接通电压（从原始4.28V到4.17V）。

此外，参看表4及图16D，在LED装置200D中，夹层280D的厚度t₂为10nm，且电子势垒层270D的厚度t₃为15nm。换句话说，夹层的厚度t₂及电子势垒层的厚度t₃满足特定关系，即t₂（10nm）≦0.9t₃（15nm×0.9=13.5nm），其还可实现前述效果。换句话说，通过使夹层的厚度t₂及电子势垒层的厚度t₃满足特定关系（即，t₂≦0.9t₃），可防止电子从最靠近于p型半导体层的量子势垒层穿隧通过电子势垒层到p型半导体层。因此，改进电子局限效果，从而增强前述效果。

更具体来说，如图16D所示，从夹层280D的晶格常数a₂及厚度t₂的改变获得的变化率满足以下关系。即，因为夹层280D的晶格常数a₂的改变可处理为夹层280D的铝浓度的改变，例如从x%改变到y%的铝浓度可对应于从

改变到

的晶格常数。因此，从夹层280D的晶格常数a₂及厚度t₂的改变获得的变化率m可由以下公式（1）计算：

$m=\frac{\left(\right|\frac{a_y-a_x}{a_x}|\&times;100\%)}{t_2}---\left(1\right)$

换句话说，当从夹层280D的晶格常数a₂及厚度t₂的改变获得变化率m满足关系（即，m≧9×10^-4（

））时，可实现例如改进电子局限效果、减少电子溢出、增加空穴注入及增强发光强度等效果。在本实施例中，当铝浓度为17%时，对应晶格常数为且当铝浓度a等于0.25时，对应晶格常数为

且因此在厚度t₂=10nm（

的状况下，其中：

鉴于前文，在第一例示性实施例中，通过在电子势垒层与在有源层中最靠近于p型半导体层的量子势垒层之间插入夹层（其具有不同于量子势垒层及电子势垒层的晶格常数的晶格常数），即通过使最靠近于p型半导体层的铝浓度实质上大于最靠近于n型半导体层的铝浓度，可有效地改进电子局限效果，可减少电子溢出活动，且可提升空穴注入效率及发光强度两者。

另外，如表4所指示，在第一例示性实施例中，通过使得夹层的厚度t₂及电子势垒层的厚度t₃满足特定关系t₂≦0.9t₃，特别是使得从夹层（如图16D所示）的晶格常数及厚度的改变获得变化率大于或等于9×10^-4（

），还可有效地改进电子局限效果，可减少电子溢出活动，且可提升空穴注入效率及发光强度两者。

在另一实施例中，图20A到图20D分别为根据第二例示性实施例中LED装置的结构示意图。图20A到图20D中所描绘的LED装置200A及200E到200G中的层结构的细节清楚地说明于图14及图15中所描绘的结构中，除了图20A到图20D中所描绘的夹层的元素及电子势垒层的结构经改变。换句话说，在第二实施例中，夹层为极化场逆转夹层的实施，其中剩余的层与上文所描述的层相同，且因此省略进一步阐述。

参看图20B，在LED装置200E中，具有3nm的厚度的氮化镓（GaN）外延层插入于电子势垒层270E与最靠近于p型半导体层240的量子势垒层之间，以便充当夹层280E。此时，夹层280E属于极化场逆转夹层型，且电子势垒层270E与图20A中所说明的电子势垒层相同。参看图20C及图20D，在LED装置200F及200G中，电子势垒层270F及270G经设计成分离成四个环（即，四个重复单元）。换句话说，电子势垒层270F及270G分别包含四个经堆叠层，其中一层第一子电子势垒层270a及一层第二子电子势垒层270b是作为重复单元的四组叠层，其中第一子电子势垒层270a位于邻近于有源层230的侧之处，且第一子电子势垒层270a的铝浓度不同于第二子电子势垒层270b的铝浓度。如图20C所示，LED装置200F的第一及第二子电子势垒层270a及270b分别包括Al_0.25Ga_0.75N及Al_0.17Ga_0.83N。如图20C所示，第一子电子势垒层270a的铝浓度大于第二子电子势垒层270b的铝浓度。当然，在其它实施例中，第子电子势垒层270a的铝浓度还可小于第二子电子势垒层270b的铝浓度，但本发明不限于此。

此外，参看图20D，基于图20C中所描绘的LED装置200F的层结构，在LED装置200G中，具有3nm的厚度的GaN外延层插入于电子势垒层270G与最靠近于p型半导体层240的量子势垒层之间，以便充当夹层280G。第一子电子势垒层270a与夹层280G接触。此时，夹层280G属于极化场逆转夹层型。

图21为图20A到图20D中所描绘的LED装置的发光强度的模拟图。从图21中，当电子势垒层包括从Al_0.25Ga_0.75N（即，充当第一子电子势垒层270a）及Al_0.17Ga_0.83N（即，充当第二子电子势垒层270b）得出的四个环（经堆叠层的四个重复单元）时，其发光强度高于具有固定铝浓度的电子势垒层的发光强度。举例来说，图20D中所描绘的LED装置200G的发光强度大于图20B中所描绘的LED装置200E的发光强度，且图20C中所描绘的LED装置200F的发光强度大于图20A中所描绘的LED装置200A的发光强度。

此外，参看图21，当充当夹层280E/280G的GaN外延层插入于电子势垒层270E/270G与最靠近于p型半导体层240的量子势垒层之间时，可显着地增强发光强度，即使是在（例如）LED装置200A中电子势垒层具有固定铝浓度的情况下仍如此。

参看图21、图20A及图20B，具有插入于电子势垒层270E（即，具有固定铝浓度的层）与最靠近于p型半导体层240的量子势垒层之间的夹层280E的LED装置200E的发光强度大于不具有插入于前述位置处的夹层的图20A中所描绘的LED装置200A的发光强度。此外，参看图21、图20C及图20D，具有插入于电子势垒层270G（即，包括具有可变铝浓度的四个环）与最靠近于p型半导体层240的量子势垒层之间的夹层280G的LED装置200G的发光强度大于不具有插入于前述位置处的夹层的图20C中所描绘的LED装置200F的发光强度。

图22A到图22D分别为当施加350mA的电流时图20A到图20D中所描绘的LED装置的导电带及价带的模拟图。如图22A及图22C所示，当电子势垒层包括从Al_0.25Ga_0.75N（其为第一子电子势垒层270a）与Al_0.17Ga_0.83N（其为第二子电子势垒层270b）的交替而得出的四个环时，可移除电子势垒层270A与p型半导体层240之间的能带不连续性。因此，可减少空穴阻塞于电子势垒层270A与p型半导体层240之间，从而改进空穴注入效率。

另外，关于紫外LED装置，其电子势垒层及量子势垒层通常使用AlGaN，其中电子势垒层的铝浓度大于量子势垒层的铝浓度。因此，在本实施例中，通过将GaN外延层插入于电子势垒层与最靠近于p型半导体层的量子势垒层之间以充当极化场逆转夹层，极化场逆转夹层及量子势垒层的极化场方向不同于量子势垒层及电子势垒层的极化场方向。换句话说，因为GaN及AlGaN的极化场方向不同于AlGaN及AlGaN的极化场方向，所以导电带能级可有效地增加到高于费米能级，且可减少空穴注入的潜在势垒，从而改进空穴注入效率。

实施例IV

在此实施例中，通过有源层中具有个别地由辅助层及发光层构成的k层量子阱（其中辅助层的铟浓度大于发光层的铟浓度），或通过有源层中具有个别地由辅助层及发光层构成的k层量子阱（其中辅助层、发光层与量子势垒层之间的晶格常数满足特定关系），可提升LED装置的载流子的复合率。因此，通过使用前述技术中的任一者，可显着地提升在实施例中LED装置的发光强度。

图23A及图23B分别为图1中所描绘的LED装置中的单量子阱的结构的剖面示意图，其中图23A说明在有源层的量子阱中的一对发光层及辅助层，且图23B说明在有源层的量子阱中的多对发光层及辅助层。在此实施例中，有源层230的结构使用图3所描绘的配置，即，从n型半导体层220算起，量子势垒层232a到232f的顺序为232a、232b、232c、232d、232e及232f，且从n型半导体层220算起，量子阱234a到234e的顺序为234a、234b、234c、234d及234e。

参看图23A，在有源层230中，量子阱的部分中的每一者可由一对辅助层2341及发光层2342构成，且剩余的量子阱中的每一者可由发光层2342组成。在实施例中，具有辅助层2341的量子阱的数目为3，但本发明不限于此。

如图23A所示，量子阱（例如，靠近于n型半导体层的量子阱234a）由发光层构成，且在具有辅助层2341的量子阱（例如，如图3所示最靠近于p型半导体层240的量子阱234e）中的每一者中，发光层2342安置于辅助层2341与p型半导体层240之间（如图3及图23A所示）。举例来说，在具有单量子阱的有源层230（如图2A所示）中，从p型半导体层240算起，量子势垒层232、发光层2342、辅助层2341、量子势垒层232的堆叠层按顺序形成于p型半导体层240上。

如图23B所示，在有源层230中的单量子阱234（例如，如图3所示最靠近于p型半导体层240的量子阱234e）可进一步具有另一对辅助层2341及发光层2342，使得在量子阱234/量子势垒层232的结构中，单量子阱有源层230A为量子势垒层232/两对发光层2342及辅助层2341。实施例的单量子阱中所说明的辅助层2341及发光层2342的对数为1及2，但本发明不限于此。

一般来说，当波段移位靠近于紫外（UV）波段时，铟浓度在有源层中逐渐减小，使得铟自聚区域对应地减少。因此，载流子可能移动到LED装置中的缺陷区域，且可发生电子及空穴的非辐射复合，从而LED装置的发光强度在紫外波长下显着地降低。

相比之下，当有源层中的量子阱是由一对或多对辅助层2341及发光层2342构成时，辅助层2341能够增加形成于发光层2342中的铟自聚区域，从而提升LED装置的发光强度，其中辅助层2341的铟浓度大于发光层2342的铟浓度。

在表5中绘示LED装置在图23A及图23B中所描绘的单量子阱的不同结构下所得的发光强度。在本实施例中，在有源层230中不具有辅助层2341的量子阱234可被视为由发光层2342组成。

表5

LED装置200	量子阱234的结构	输出功率（mW）
			I	单量子阱	79
II	一对（2342/2341）	146
			III	两对（2342/2341/2342/2341）	170

如表5的结果所示，LED装置200的输出功率随着单量子阱中的数个辅助层2341变得可用而增加。具体来说，当量子阱234由发光层2342组成（即，不具有辅助层2341）时，其输出功率为79mW。当发光层2342安置于辅助层2341与p型半导体层240之间（例如，位于靠近于p型半导体层240的辅助层2341上方）时，量子阱234由一对辅助层2341及发光层2342构成，且其输出功率从79mW增加到146mW。当在单量子阱234中存在两对辅助层2341及发光层2342（例如，从p型半导体层240算起，按发光层2342/辅助层2341/发光层2342/辅助层2341布置）时，LED装置的输出功率可从79mW显着增加到170mW，其为原本的两倍。因此，可从表5所呈现的结果推断，通过将辅助层2341插入于发光层2342与n型半导体层220之间，可有效地提升LED装置200的发光强度。

综上所述，在根据本发明的实施例的LED装置中，通过载体的生长表面上具有至少一个纳米图案化结构，沿厚度方向上延伸的晶格位错可有效地降低，且经生长以在纳米图案化结构上聚结的半导体层的厚度也可减少。此外，前述载体可与有源层的特定配置中的任一者合幷（即，经掺杂量子势垒层的层数、量子势垒层的厚度满足特定关系，在电子势垒层与最靠近于p型半导体层的量子势垒层之间插入夹层或部分量子阱具有至少一对发光层及辅助层），使得LED装置的载流子的复合率可提升，且LED装置的缺陷密度也可减少。因此，在本发明中，在222nm到405nm波长范围下的LED装置的发光强度可在小于365nm的紫外波长下显着增加。

此外，本发明的LED装置不限于上文所描绘的实施例。LED装置可经配置以具有水平电极或垂直电极，水平电极或垂直电极两者可实施本发明而不应被解释为限制本发明。举例来说，如图24到图26所示，可实施本发明中的LED装置的结构，其中图24到图26所描绘的有源层可使用前述载体（其在载体的生长表面上具有至少一纳米图案化结构）及有源层（如实施例I到实施例IV中所说明）。详细描述可与在此不再重复的上文描述有关。此外，在附图及描述中使用相同参考数字来指代相同或相似部分，且因此省略进一步阐述。

图24为本发明中的LED装置的实施方案。如图24所示，LED装置400从上到下按顺序包含上文所描述的第一电极250、包含第一n型经掺杂AlGaN层222及第二n型经掺杂AlGaN层224的n型半导体层220、有源层230、p型半导体层240及第二电极260；反射层320；结合层330；及载体衬底SUBI。此外，在实际应用中，图24所描绘的LED装置400能够作为一整体旋转180度，使得载体衬底SUBI位于LED装置400的顶部而非在底部以进行实施。此处所说明的从上到下相对位置为用于实施的例示性范围，但本发明不限于此。

图25为本发明中的LED装置的另一实施方案。如图25所示，LED装置500从上到下按顺序包含衬底SUB、氮化物半导体披覆层212、包含第一n型经掺杂AlGaN层222及第二n型经掺杂AlGaN层224的n型半导体层220及载体衬底SUBI，其中两个经堆叠层包夹于n型半导体层220与载体衬底SUBI之间。如图25所示，第一经堆叠层包括有源层230、p型半导体层240、第二电极260及位于图25的左手侧的结合层330（即，第一结合层）。此外，第二经堆叠层位于第一经堆叠层的右手侧，且与第一经堆叠层分离开一段距离，其中第二经堆叠层包括第一电极250及结合层330（即，第二结合层）。此外，根据对组件的需求，在LED装置500中，反射层可安置于位于LED装置500的左手侧的第一经堆叠层的第二电极260与结合层330（即，第一结合层）之间（例如，图24中反射层的插入位置S1），或可安置于位于LED装置500的右手侧的第二经堆叠层的第一电极250与结合层330（即，第二结合层）之间（例如，图25中反射层的插入位置S2），或反射层可同时存在于前述插入位置（即，S1及S2）处。另外，反射层还可安置于位于LED装置500的左手侧的第一经堆叠层的载体衬底SUBI与结合层330（即，第一结合层）之间（例如，图25中反射层的插入位置S3），且安置于位于LED装置500的右手侧的第二经堆叠层的载体衬底SUBI与结合层330（即，第二结合层）之间（例如，图25中反射层的插入位置S4）。因此，从有源层230发射的光能够经由反射层反射到预定路径，但反射层的安置位置在本发明中不受限制。

图26为本发明中的LED装置的又一实施方案。如图26所示，LED装置600的层结构类似于图25，除了与图25中所描绘的LED装置500相比较，图26的LED装置600省略了位于n型半导体层220上方的衬底SUB及氮化物半导体披覆层212。此外，在附图及描述中使用相同参考数字来指代相同或相似部分，且因此省略进一步阐述。类似地，根据对组件的需求，在LED装置600中，反射层可安置于位于LED装置600的左手侧的第一经堆叠层的第二电极260与结合层330（即，第一结合层）之间（例如，图26中反射层的插入位置S1），或可安置于位于LED装置600的右手侧的第二经堆叠层的第一电极250与结合层330（即，第二结合层）之间（例如，图26中反射层的插入位置S2），或反射层可同时存在于前述插入位置（即，S1及S2）处。另外，反射层还可安置于位于LED装置600的左手侧的第一经堆叠层的载体衬底SUBI与结合层330（即，第一结合层）之间（例如，图26中反射层的插入位置S3），且安置于位于LED装置600的右手侧的第二经堆叠层的载体衬底SUBI与结合层330（即，第二结合层）之间（例如，图26中反射层的插入位置S4）。因此，从有源层230发射的光能够经由反射层反射到预定路径。

所属领域的技术人员将显而易见，可在不脱离本发明的精神或范围的情况下对所揭示的实施例的结构进行各种修改及变化。鉴于前文，倘若本发明的修改及变化属于所附权利要求书及其等效物的范围内，那么意欲本发明涵盖本发明的修改及变化。

Claims (26)

1.一种发光二级管（LED）装置，其特征在于，包括：

载体，其具有生长表面及在所述生长表面上的至少一个纳米图案化结构，其中所述载体包括衬底及半导体披覆层；

n型半导体层及p型半导体层，其位于所述载体的所述生长表面之上，其中所述半导体披覆层安置于所述衬底与所述n型半导体层之间；

有源层，其位于所述n型半导体层与所述p型半导体层之间，其中由所述有源层发射的光波长λ为222nm≦λ≦405nm，且所述有源层的缺陷密度小于或等于5x10¹⁰/cm²；以及

第一电极及第二电极，其分别连接到所述n型半导体层及所述p型半导体层。

2.根据权利要求1所述的LED装置，其特征在于所述半导体披覆层的缺陷密度小于或等于1x10¹⁰/cm²。

3.根据权利要求1所述的LED装置，其特征在于所述至少一个纳米图案化结构在所述衬底的表面上，且所述半导体披覆层覆盖所述至少一个纳米图案化结构且与其接触。

4.根据权利要求1所述的LED装置，其特征在于所述衬底具有平面表面，所述半导体披覆层覆盖所述平面表面，所述至少一个纳米图案化结构在所述半导体披覆层的表面上，且所述n型半导体层覆盖所述至少一个纳米图案化结构且与其接触。

5.根据权利要求1所述的LED装置，其特征在于所述衬底具有图案化表面，所述半导体披覆层覆盖所述图案化表面，所述至少一个纳米图案化结构在所述半导体披覆层的表面上，且所述n型半导体层覆盖所述至少一个纳米图案化结构且与其接触。

6.根据权利要求1所述的LED装置，其特征在于所述半导体披覆层的厚度小于或等于10μm，且范围在1μm到4μm之间。

7.根据权利要求1所述的LED装置，其特征在于所述半导体披覆层的材料包括氮化镓（GaN）、氮化铝镓（AlGaN）、氮化铝（AlN）、氮化铟镓（InGaN）或其组合。

8.根据权利要求1所述的LED装置，其特征在于所述至少一个纳米图案化结构包括多个台面，且凹座形成于两个邻近台面之间。

9.根据权利要求8所述的LED装置，其特征在于所述至少一个纳米图案化结构的所述台面经规则地布置。

10.根据权利要求8所述的LED装置，其特征在于所述至少一个纳米图案化结构的所述台面经随机地布置。

11.根据权利要求8所述的LED装置，其特征在于所述凹座的深度的范围在10nm到500nm之间，且所述台面的尺寸在10nm到800nm之间。

12.根据权利要求8所述的LED装置，其特征在于所述台面的尺寸w₁及所述凹座的尺寸w₂满足以下关系：

0.0125≤[w₁/w₂]≤80。

13.根据权利要求1所述的LED装置，其特征在于多个空隙在所述衬底与所述n型半导体层之间形成于所述凹座上方或所述台面上方。

14.根据权利要求13所述的LED装置，其特征在于所述空隙中的每一者具有折射系数n2，所述衬底具有折射系数n1，且所述半导体披覆层具有折射系数n3，其中n3>n2>n1。

15.根据权利要求8所述的LED装置，进一步包括：

掩模层，其覆盖每一台面的侧壁及所述两个邻近台面之间的每一凹座的底部表面。

16.根据权利要求15所述的LED装置，其特征在于所述掩模层的厚度的范围在0.1μm到2μm之间。

17.根据权利要求15所述的LED装置，其特征在于所述掩模层的材料包括二氧化硅、氮化硅或氮氧化硅。

18.一种用于承载半导体层的载体，其特征在于，所述载体具有生长表面及在所述生长表面上的至少一个纳米图案化结构，其中所述至少一个纳米图案化结构包括多个台面，凹座形成于两个邻近台面之间，且所述凹座的深度的范围在10nm到500nm之间，且所述台面的尺寸的范围在10nm到800nm之间。

19.根据权利要求18所述的载体，其特征在于所述至少一个纳米图案化结构的所述台面经规则地布置。

20.根据权利要求18所述的载体，其特征在于所述至少一个纳米图案化结构的所述台面经随机地布置。

21.根据权利要求18所述的载体，其特征在于所述台面的尺寸w₁及所述凹座的尺寸w₂满足以下关系：

0.0125≤[w₁/w₂]≤80。

22.根据权利要求18所述的载体，其特征在于多个空隙在所述载体与所述半导体层之间形成于所述凹座上方或所述台面上方。

23.根据权利要求22所述的载体，其特征在于所述空隙中的每一者具有折射系数n2，所述载体具有折射系数n1，且所述半导体层具有折射系数n3，其中n3>n2>n1。

24.根据权利要求18所述的载体，进一步包括：

掩模层，其覆盖每一台面的侧壁及所述两个邻近台面之间的每一凹座的底部表面。

25.根据权利要求24所述的载体，其特征在于所述掩模层的厚度的范围在0.1μm到2μm之间。

26.根据权利要求24所述的载体，其特征在于所述掩模层的材料包括二氧化硅、氮化硅或氮氧化硅。

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