CN103765777A - 使用中压装置的高压驱动器 - Google Patents

Abstract

电压驱动电路通过堆叠NMOS和PMOS晶体管来构成，以提供高电压电平，其中输出电压摆动大于用于构建电压驱动电路的单独晶体管的击穿电压。电压驱动电路可包括连接在堆叠PMOS和NMOS晶体管的栅极之间的电容器的串联叠层。电容负载使栅信号更同步地发生变化。减轻了这些栅信号的定时的误差(否则，该误差将引起来自超过跨NMOS和PMOS晶体管之一的一对端子的击穿电压的损坏)。

Description

使用中压装置的高压驱动器

技术领域

一般来说，本发明涉及电压驱动电路，以及更具体来说，涉及利用中压装置所组装的高压驱动电路。

背景技术

一些电子系统将一个或多个集成电路(其由场效应晶体管(FET)所组成)用于放大和开关目的。电子系统可与显示屏幕(其用于向系统的用户显示信息)集成。但是，常规集成电路(IC)FET具有耐受任何两个节点(包括栅极-源极、栅极-漏极和漏极-源极节点对)之间的电压的有限能力。这类电压限制可限制有用性，以及在IC使用产生FET(其具有较低击穿电压)的过程来制造的情况下，引起IC的击穿。

包括接近传感器装置(通常又称作触摸板或触摸传感器装置)的输入装置广泛用于多种电子系统中。接近传感器装置通常包括常常通过表面来区分的感测区，其中接近传感器装置确定一个或多个输入物体的存在、位置和/或运动。接近传感器装置可用于提供用于电子系统的接口。例如，接近传感器装置常常用作较大计算系统的输入装置(例如笔记本或台式计算机中集成的或者作为其外设的不透明触摸板)。接近传感器装置还常常用于较小计算系统(例如蜂窝电话中集成的触摸屏)中。

发明内容

本公开所提供的实施例包括电压驱动电路，其用于提供输出电压。电压驱动电路包括：第一批多个晶体管，串联连接在第一源节点与输出节点之间；以及多个电压源，配置成向第一批多个晶体管的至少一个提供电压。电压驱动电路还包括多个电容器，其跨第一批多个晶体管的栅极进行耦合，各电容器配置成存储与晶体管的栅极处的变化关联的电荷。多个电容器的每个具有电容，该电容选择成同步第一批多个晶体管处的电压变化。

附加实施例包括显示装置，该显示装置具有：电压驱动电路，配置成提供第一电压；以及处理系统，耦合到电压驱动电路。处理系统配置成向电压驱动电路传送与第一电压对应的第一逻辑信号。电压驱动电路包括：第一批多个晶体管，串联连接在第一源节点与输出节点之间；以及多个电压源，配置成向第一批多个晶体管的至少一个提供电压。各电压源配置成开关和保持第一批多个晶体管中的至少一个的栅极处的电压。电压驱动电路还包括多个电容器，其跨第一批多个晶体管的栅极进行耦合，各电容器配置成存储与晶体管的栅极处的变化关联的电荷。电容器具有电容，其选择成同步第一批多个晶体管处的电压变化。电压驱动电路还包括至少一个弱驱动器，其连接到多个电容器的至少一个，并且配置成使连接的电容器不放电。

附加实施例包括一种用于提供高功率输出的方法。该方法包括将第一源信号施加到串联连接的第一批多个晶体管的第一源节点，以及以可操作以同步第一批多个晶体管的状态的变化的速率对第一批多个电容器(其耦合在串联连接的第一批多个晶体管中的相邻晶体管的栅极之间)进行充电。

附图说明

为了能够详细了解上述特征，参照实施例可获得以上概述的更具体描述，实施例的一部分在附图中示出。但是要注意，附图仅示出本发明的实施例，因此不是要被理解为限制其范围，因为本发明可容许其它同样有效的实施例。

图1是按照本文所述的一个实施例、具有集成显示器的示范输入装置的示意框图。

图2示出按照一些实施例、配置成在与图案关联的感测区中进行感测的示例传感器电极图案。

图3A和图3B是示出按照本文所述的一个实施例的电压驱动电路的一个示例的示意图。

图4是示出跨图3A和图3B的电压驱动电路的晶体管的电压随时间的变化的一种情形的图表。

图5是示出跨图3A和图3B的电压驱动电路的晶体管的电压随时间的变化的另一种情形的另一个图表。

图6A和图6B是示出按照本文所述的一个实施例、具有配置成同步电压变化的电容器的电压驱动电路的示意图。

图7是示出按照本发明的一个实施例、用于提供高功率输出的方法的流程图。

图8是示出按照本文所述的一个实施例、跨电压驱动电路的晶体管的电压随时间的变化的一种情形的图表。

为了便于理解，相同的参考标号在可能的情况下用于表示附图共用的相同元件。预期一个实施例中公开的元件可有利地用于其它实施例而无需具体说明。

具体实施方式

以下详细描述实际上只是示范性的，而不是要限制本发明或者本发明的应用和使用。此外，并不是意在通过前面的技术领域、背景技术、发明内容或者以下具体实施方式中提供的任何明确表达或暗示的理论进行限制。

电压驱动电路可通过堆叠NMOS和PMOS晶体管来构成，以提供高电压电平，其中输出电压摆动大于用于构建电压驱动电路的单独晶体管的击穿电压。电压驱动电路可包括连接在堆叠PMOS和NMOS晶体管的栅极之间的电容器的串联叠层。电压驱动电路还包括电平移动器中的弱驱动器，以将信号驱动到堆叠PMOS和NMOS晶体管的栅极。在堆叠PMOS和NMOS晶体管的开关期间，弱缓冲器和电容负载的组合有利地使晶体管的相邻栅极赶上和同步栅信号的开关。这些栅信号的定时中的任何小误差(例如由电平移动器引起)随后可仅引起小误差，因为栅电压更同步地发生变化。

图1是按照本发明的实施例、与输入装置100集成的示范显示装置132的框图。输入装置100可配置成向电子系统150提供输入。如本文档所使用的术语“电子系统”(或者“电子装置”)广义地表示能够以电子方式处理信息的任何系统。电子系统的一些非限制性示例包括所有尺寸和形状的个人计算机，例如台式计算机、膝上型计算机、上网本计算机、平板、万维网浏览器、电子书阅读器和个人数字助理(PDA)。附加示例电子系统包括合成输入装置，例如包括输入装置100和独立操纵杆或按键开关的物理键盘。其它示例电子系统包括诸如数据输入装置(包括远程控件和鼠标)和数据输出装置(包括显示屏幕和打印机)之类的外围设备。其它示例包括远程终端、广告亭和视频游戏机(例如视频游戏控制台、便携游戏装置等)。其它示例包括通信装置(包括诸如智能电话之类的蜂窝电话)和媒体装置(包括记录器、编辑器和播放器、例如电视机、机顶盒、音乐播放器、数码相框和数码相机)。另外，电子系统150可能是输入装置的主机或从机。

输入装置100能够实现为电子系统150的物理部分，或者能够与电子系统150在物理上分离。适当地，输入装置100可使用下列任一个或多个与电子系统150的部分进行通信：总线、网络和其它有线或无线互连。示例包括I²C、SPI、PS/2、通用串行总线(USB)、蓝牙、RF和IRDA。

图1中，输入装置100示为接近传感器装置(又常常称作“触摸板”或“触摸传感器装置”)，其配置成感测由感测区120中的一个或多个输入物体140所提供的输入。示例输入物体包括手指和触控笔，如图1所示。

感测区120包含输入装置100之上、周围、之中和/或附近的任何空间，其中输入装置100能够检测用户输入(例如由一个或多个输入物体140所提供的用户输入)。特定感测区的尺寸、形状和位置可以逐个实施例极大地改变。在一些实施例中，感测区120沿一个或多个方向从输入装置100的表面延伸到空间中，直到信噪比阻止充分准确的物体检测。在各个实施例中，这个感测区120沿特定方向所延伸的距离可以是大约小于一毫米、数毫米、数厘米或者以上，并且可随所使用的感测技术的类型和预期的精度而极大地改变。因此，一些实施例感测包括没有与输入装置100的任何表面相接触、与输入装置100的输入表面(例如触摸表面)相接触、与耦合某个量的外加力或压力的输入装置100的输入表面相接触和/或它们的组合的输入。在各个实施例中，可由传感器电极所在的壳体的表面、由施加在传感器电极或者任何壳体之上的夹层结构面板等，来提供输入表面。在一些实施例中，感测区120在投射到输入装置100的输入表面时具有矩形形状。

输入装置100可利用传感器组件和感测技术的任何组合来检测感测区120中的用户输入。输入装置100包括用于检测用户输入的一个或多个感测元件。作为若干非限制性示例，输入装置100可使用电容、倒介电、电阻、电感、磁、声、超声和/或光学技术。

一些实现配置成提供跨越一维、二维、三维或更高维的空间的图像。一些实现配置成提供沿特定轴或平面的输入的投影。

图1中，处理系统110示为输入装置100的组成部分。处理系统110配置成操作输入装置100的硬件，以检测感测区120中的输入。处理系统110包括一个或多个集成电路(IC)的部分或全部和/或其它电路组件。例如，互电容传感器装置的处理系统可包括：发射器电路，配置成采用发射器传感器电极来传送信号；和/或接收器电路，配置成采用接收器传感器电极来接收信号。在一些实施例中，处理系统110还包括电子可读指令，例如固件代码、软件代码等。在一些实施例中，组成处理系统110的组件共同位于例如输入装置100的感测元件的附近。在其它实施例中，处理系统110的组件在物理上是独立的，其中一个或多个组件靠近输入装置100的感测元件，而一个或多个组件在其它位置。例如，输入装置100可以是耦合到台式计算机的外设，并且处理系统110可包括配置成运行于台式计算机的中央处理器上的软件以及与中央处理单元分离的一个或多个IC(也许具有关联固件)。作为另一个示例，输入装置100可在物理上集成到电话中，并且处理系统110可包括作为电话的主处理器的一部分的电路和固件。在一些实施例中，处理系统110专用于实现输入装置100。在其它实施例中，处理系统110还执行其它功能，例如操作显示屏幕、驱动触觉致动器等。

处理系统110可实现为处理该处理系统110的不同功能的一组模块。各模块可包括作为处理系统110的一部分的电路、固件、软件或者它们的组合。在各个实施例中，可使用模块的不同组合。示例模块包括：硬件操作模块，用于操作诸如传感器电极和显示屏幕之类的硬件；数据处理模块，用于处理诸如传感器信号和位置信息之类的数据；以及报告模块，用于报告信息。其它示例模块包括：传感器操作模块，配置成操作感测元件以检测输入；识别模块，配置成识别诸如模式变更手势之类的手势；以及模式变更模块，用于变更操作模式。

在一些实施例中，处理系统110直接通过引起一个或多个动作，来响应感测区120中的用户输入(或者没有用户输入)。示例动作包括变更操作模式以及诸如光标移动、选择、菜单导航和其它功能之类的GUI动作。在一些实施例中，处理系统110向电子系统150的某个部分(例如向电子系统150中与处理系统110分离的中央处理系统，若这种独立中央处理系统存在的话)提供与输入(或者没有输入)有关的信息。在一些实施例中，电子系统150的某个部分处理从处理系统110所接收的信息，以便对用户输入起作用，例如促进全系列的动作，包括模式变更动作和GUI动作。

例如，在一些实施例中，处理系统110操作输入装置100的感测元件，以便产生指示感测区120中的输入(或者没有输入)的电信号。处理系统110可在产生提供给电子系统150的信息中对电信号执行任何适当量的处理。例如，处理系统110可数字化从传感器电极所得到的模拟电信号。作为另一个示例，处理系统110可执行滤波或者其它信号调节。作为又一个示例，处理系统110可减去或者以其它方式考虑基准，使得信息反映电信号与基准之间的差。作为又一些示例，处理系统110可确定位置信息，将输入识别为命令，识别笔迹等。

本文所使用的“位置信息”广义地包含绝对位置、相对位置、速度、加速度和其它类型的空间信息。示范“零维”位置信息包括近/远或者接触/无接触信息。示范“一维”位置信息包括沿轴的位置。示范“二维”位置信息包括平面中的运动。示范“三维”位置信息包括空间中的瞬时或平均速度。其它示例包括空间信息的其它表示。还可确定和/或存储与一种或多种类型的位置信息有关的历史数据，包括例如随时间来跟踪位置、运动或者瞬时速度的历史数据。

在一些实施例中，输入装置100采用由处理系统110或者由另外某种处理系统所操作的附加输入组件来实现。这些附加输入组件可提供用于感测区120中的输入的冗余功能性或者某种其它功能性。图1示出感测区120附近的按钮130，其能够用于促进使用输入装置100来选择项目。其它类型的附加输入组件包括滑块、球、轮、开关等。相反，在一些实施例中，输入装置100可以在没有其它输入组件的情况下实现。

在一些实施例中，输入装置100包括触摸屏界面，以及感测区120重叠显示屏幕132的工作区的至少一部分。例如，输入装置100可包括覆盖显示屏幕132、基本上透明的传感器电极，并且提供用于关联电子系统150的触摸屏界面。显示屏幕132可以是能够向用户显示可视界面的任何类型的动态显示器，并且可包括任何类型的发光二极管(LED)、有机LED(OLED)、阴极射线管(CRT)、液晶显示器(LCD)、等离子体、电致发光(EL)或者其它显示技术。输入装置100和显示屏幕132可共享物理元件。例如，一些实施例可将相同电气组件的一部分用于显示和感测。作为另一个示例，显示屏幕132可部分或全部由处理系统110来操作。

图2示出按照一些实施例、配置成在与图案关联的感测区中进行感测的示例传感器电极图案的一部分。为了说明和描述的清楚起见，图2示出简单矩形的图案，而没有示出各种组件。这个传感器电极图案包括多个发射器电极202(202-1、202-2、202-3、…202-n)以及多个接收器电极204(204-1、204-2、204-3、…204-n)，它们设置在多个发射器电极202之上。

发射器电极202和接收器电极204通常相互欧姆地隔离。也就是说，一个或多个绝缘体分隔发射器电极202和接收器电极204，并且防止它们相互电短接。在一些实施例中，发射器电极202和接收器电极204通过设置在其之间的交迭区的绝缘材料来分隔；在这类构造中，发射器电极202和/或接收器电极204可采用连接同一电极的不同部分的跳线来形成。在一些实施例中，发射器电极202和接收器电极204通过一层或多层绝缘材料来分隔。在另外某些实施例中，发射器电极202和接收器电极204通过一个或多个衬底来分隔；例如，它们可设置在同一衬底的相对侧上或者在层压在一起的不同衬底上。

发射器电极202与接收器电极204之间的局部电容耦合的区域可称作“电容像素”。发射器电极202与接收器电极204之间的电容耦合随与发射器电极202和接收器电极204关联的感测区中的输入物体的接近性和运动而发生变化。

在一些实施例中，“扫描”传感器图案，以确定这些电容耦合。也就是说，驱动发射器电极202以传送发射器信号。可操作发射器以使得一次一个发射器电极进行传送，或者多个发射器电极同时进行传送。在多个发射器电极同时进行传送的情况下，这多个发射器电极可传送相同的发射器信号，并且实际上产生实际上更大的发射器电极，或者这多个发射器电极可传送不同的发射器信号。例如，多个发射器电极可按照使它们对接收器电极204的所产生信号的组合影响能够被单独确定的一个或多个编码方案来传送不同的发射器信号。

可单一或者多样地操作接收器传感器电极204，以获取所产生信号。所产生信号可用于确定电容像素处的电容耦合的测量。

来自电容像素的一组测量形成“电容图像”(又称作“电容帧”)，其表示像素处的电容耦合。可对多个时间周期来获取多个电容图像，以及它们之间的差用于得出与感测区中的输入有关的信息。例如，对连续时间周期所获取的连续电容图像能够用于跟踪进入、退出感测区以及在感测区中的一个或多个输入物体的运动。

在一些触摸屏实施例中，发射器电极202包括一个或多个公共电极(例如“V-com电极”)，其用于更新显示屏幕132的显示中。这些公共电极可设置在适当显示屏幕衬底上。例如，公共电极可设置在一些显示屏幕(例如共面转换(IPS)或面线转换(PLS))中的TFT玻璃上、一些显示屏幕(例如图案垂直配向(PVA)或多域垂直配向(MVA))的滤色器玻璃的底部上等。在这类实施例中，公共电极也能够称作“组合电极”，因为它执行多个功能。在各个实施例中，各发射器电极202包括一个或多个公共电极。在其它实施例中，至少两个发射器电极202可共享至少一个公共电极。

常规输入装置和/或显示装置可包括一个或多个高电压驱动电路，该驱动电路配置成提供高压输出驱动电平。这种电压驱动电路300的示例在图3A和图3B中更详细示出。虽然在用于输入装置100或显示装置其中之一或两者的驱动器的上下文中描述电压驱动电路300，但是应当知道，按照本技术的实施例可用于其中使用较高电压驱动电压的多种应用中。电压驱动电路300的应用的一些示例包括高压驱动器电路，以将控制信号驱动到LCD TFT面板、压电换能器和接近传感器装置(有时称作“触摸板”或“触摸屏”)。

图3A和图3B是示出按照本文所述的一个实施例的电压驱动电路300的一个示例的示意图。电压驱动电路300包括多个晶体管，该多个晶体管设置成响应在输入节点302所提供的逻辑输入而在输出节点304提供高压输出驱动电平。电压驱动电路300还包括多个级联电平移动器310，该多个级联电平移动器310连接到输入节点302以及连接到晶体管的栅极。级联电平移动器310将来自输入节点302的逻辑信号转化为栅控信号(提供给晶体管的栅极)。

每个晶体管采用预定额定值来制造和配置，预定额定值有时称作“击穿电压”，其指定可施加于晶体管的任何端子对(例如源极-漏极、源极-栅极、栅极-漏极)的最大电压。如果跨任何端子对的电压超过击穿电压，则电击穿可发生，并且晶体管可出故障或变得劣化。为了便于论述，可假定电压驱动电路300中的各晶体管在晶体管的任何两个端子之间具有+/-6V的预定最大击穿电压。晶体管可在适当偏置的深N阱(DNW)中构建，使得晶体管相互隔离。此外，为了简洁起见，还可假定所有晶体管具有0V的阈值电压。

为了提供可超过单独晶体管的击穿电压的高电压电平，电压驱动电路300的晶体管设置在串联连接的晶体管306的第一叠层以及串联连接的晶体管308的第二叠层中。为了论述的清楚起见，串联连接的晶体管一般表示连接成使得晶体管之一的漏极与晶体管中的下一个晶体管的源极相连接的晶体管。晶体管的堆叠系列使漏-源电压的分解(break up)能够防止装置过载超过对单独晶体管额定的击穿电压。作为举例，电压驱动电路300可提供大约-8V与+10V之间的输出摆动，同时单独晶体管的击穿电压可以仅为6.6V。

在一个实施例中，晶体管的第一叠层306包括串联连接的多个PMOS晶体管(标记为Q1、Q2、Q3和Q4)。第一电压源312连接到PMOS晶体管中的第一PMOS晶体管(例如Q1)的源极。PMOS晶体管中的最后一个PMOS晶体管(例如Q4)的漏极连接到输出节点304。晶体管的第二叠层308配置为补充叠层，并且可包括串联连接的多个NMOS晶体管(标记为Q5、Q6、Q7和Q8)。第二电压源314连接到NMOS晶体管中的第一NMOS晶体管(例如Q8)的源极，以及NMOS晶体管中的最后一个NMOS晶体管(例如Q5)的漏极连接到输出节点304。

在一个实施例中，晶体管Q2连接到晶体管的第一叠层306的第一晶体管Q1以及连接到电压源316(例如+5V)。晶体管Q2充当PMOS“屏蔽”晶体管，以将晶体管Q1的漏极保持在或者保持为高于特定电压(例如+5V)。类似地，晶体管Q3(其连接到晶体管的第二叠层308的第一晶体管Q8以及连接到电压源318(例如-5V))充当NMOS“屏蔽”晶体管，以将晶体管Q8的漏极保持在或者保持为低于特定电压(例如+5V)。

在图3A和图3B所示的示例中，电压驱动电路300配置成分别响应逻辑输入+1.5V和0V而输送+10V和-10V电压输出。晶体管的第一叠层306在第一晶体管Q1的源极连接到提供+10V的电压源312，以及晶体管的第二叠层308在第一晶体管Q8的源极连接到提供-10V的电压源314。

在操作中，电压驱动电路300可工作在响应第一逻辑信号而提供第一电压输出的第一稳态(如图3A所示)以及响应第二逻辑信号而提供第二电压输出的第二稳态(如图3B所示)。

在图3A所示的第一稳态中，响应在输入节点302的+1.5V的逻辑输入，级联电平移动器310在晶体管Q1-Q8的栅极提供各种栅驱动信号或波形。在所示示例中，+5V的偏压施加到晶体管Q1、Q2(经由电压源316)、Q3、Q4和Q5的栅极；0V的偏压施加到晶体管Q6的栅极；-5V的偏压施加到晶体管Q7的栅极(经由电压源318)；以及-10V的偏压施加到晶体管Q8的栅极。

相应地，晶体管Q1具有+10V的源电压和+5V的栅电压，并且完全导通。类似地，晶体管Q2具有+10V的源电压和+5V的栅电压，并且因此导通，正如晶体管Q3和Q4由于相似原因那样。晶体管Q5至Q8处于亚阈值状态，并且截止。因此，输出节点304无法被拉低，而是通过晶体管Q1至Q4上拉到+10V。

在图3B所示的第二稳态条件中，响应在输入节点302的0V的逻辑输入，级联电平移动器310向晶体管Q1-Q8的栅极提供一组不同的控制信号。在所示示例中，+10V的偏压施加到晶体管Q1的栅极；+5V施加到晶体管Q2的栅极(经由电压源316)；0V的偏压施加到晶体管Q3的栅极；-5V的偏压施加到晶体管Q4、Q5、Q6、Q7(经由电压源318)和Q8的栅极。

相应地，晶体管Q8具有-10V的源电压和-5V的栅电压，并且完全导通。晶体管Q7具有-10V的源电压和-5V的栅电压，并且类似地导通，如晶体管Q6和Q5那样。晶体管Q1至Q4处于亚阈值状态，并且截止。因此，输出节点304无法被上拉，而是通过晶体管Q5至Q8拉低到-10V。

图4是示出在电压驱动电路300的晶体管的栅极所看到的、当电压驱动电路300在没有滞后的情况下理想地执行(如下面进一步描述)时电压驱动电路从第一稳态转变成第二稳态(以及输出从高电平改变成低电平)时的电压变化的图表。如所示，在第一稳态，当电压驱动电路300提供高电压输出(例如+10V)时，在晶体管Q1至Q5的栅电压处于+5V；晶体管Q6的栅电压处于0V；晶体管Q7的栅电压处于-5V；以及晶体管Q8的栅电压处于-10V。

在时间t₀，到第二稳态的转变开始，以及在晶体管Q1至Q8的栅电压开始发生变化。在时间t₁，到第二稳态的转变已经完成，并且电压驱动电路300这时提供低电压输出(例如-10V)。因此，在晶体管Q1的栅电压这时处于+10V；Q2的栅电压处于+5V；晶体管Q3的栅电压处于0V；以及晶体管Q4至Q8的栅电压处于-5V。

但是，在大多数现实世界应用中，栅波形的一个或多个在不同时间(而不是在相同时间t₀一致地)到达晶体管的栅极。在这种常见情形中，逻辑块因多种因素(例如装置制造变化、电压变化和温度变化等)而无法同步控制信号，这会不合需要地引起栅极之间的电压超过其击穿电压。

图5示出这种情形，其中栅驱动波形的一个或多个相对于其它栅驱动波形过早和/或过迟地到达。如同图4一样，最初，在第一稳态，在晶体管Q1至Q5的栅电压处于+5V；晶体管Q6的栅电压处于0V；晶体管Q7的栅电压处于-5V；以及晶体管Q8的栅电压处于-10V。

在图5的示例中，在波形到达晶体管Q5的栅极(其在t₀发生)之前，波形在t_a到达晶体管Q6的栅极。这个异步定时使晶体管Q6的漏电压(以及晶体管Q5的连接源极)暂时下降到比Q5栅电压要低5V以上，如箭头502所示。因此，晶体管Q5的栅-源电压将暂时超过晶体管的击穿电压，这可引起对Q5的击穿和损坏。在另一个示例中，在波形到达晶体管Q4的栅极的时间t₀之后，延迟波形在时间t_β到达晶体管Q3的栅极。因此，由于定时延迟(例如t_β-t₀)，Q3的栅电压在时间t_β下降之前，晶体管Q4的栅电压在时间t₀下降，从而使栅-源电压Q4超过击穿电压，如箭头504所示。

相应地，本公开的实施例提供一种机制，该机制同步堆叠晶体管的栅电压的转变，并且提供高电压输出，同时通过防止单独晶体管的击穿电压被超过，使得电路如以下在图8中所示来起作用，并且防止如图5的图表所示的异步操作所引起的损坏，来防止对电压驱动电路的损坏。该机制在图6A和图6B更详细示出。

图6A和图6B是示意图，示出具有配置成同步电压变化的电容器的电压驱动电路600的一个实施例。电压驱动电路600包括多个晶体管630，这些晶体管设置成响应在输入节点602所提供的逻辑输入而在输出节点604提供高压输出驱动电平。

电压驱动电路600还包括多个级联电平移动器610，其连接到输入节点602以及连接到晶体管630的栅极。级联电平移动器610将来自输入节点602的逻辑信号转化为栅控信号(提供给晶体管630的栅极)。级联电平移动器610包括：多个弱驱动器624(标识为驱动器A、B、C、D、E、F和G)；以及驱动器626(标识为驱动器H和L)，配置成将信号驱动到晶体管630的栅极。级联电平移动器610还包括DC电压源616、618。

在一个实施例中，为了提供输出电压摆动大于用于构建电压驱动电路600的晶体管的击穿电压(V_BKDN)的高电压电平，电压驱动电路600可通过堆叠NMOS和PMOS晶体管来构成，如图6所示。如所示，电压驱动电路600的晶体管630设置在串联连接的晶体管的第一叠层606以及串联连接的晶体管的第二叠层608中。在一个实施例中，晶体管的第一叠层606包括串联连接的多个PMOS晶体管(说明性地示为Q1、Q2、Q3、Q4、Q5和Q6)。第一电压源612(其具有广义值V_HI)连接到PMOS晶体管中的第一PMOS晶体管(例如Q1)的源极。PMOS晶体管中的最后一个PMOS晶体管(例如Q6)的漏极连接到输出节点604。晶体管的第二叠层608配置为补充叠层，并且包括串联连接的多个NMOS晶体管(说明性地示为Q7、Q8、Q9、Q10、Q11和Q12)。第二电压源614(其具有广义值V_LO)连接到NMOS晶体管中的第一NMOS晶体管(例如Q12)的源极，以及NMOS晶体管中的最后一个NMOS晶体管(例如Q7)的漏极连接到输出节点604。

应当知道，电压驱动电路600仅示出具有晶体管叠层606、608(其由晶体管Q1至Q12所组成)的具体实现。还应当知道，本公开的方面可扩展到具有更多或更少数量的堆叠NMOS和PMOS晶体管的电压驱动电路。堆叠NMOS和PMOS晶体管的数量可基于预期电压输出电平和所产生电压输出摆动来选择。用于确定NMOS和PMOS晶体管的数量的一种技术如下。一般来说，电压电路600的输出电压摆动可定义为(V_HI-V_LO)，其中V_HI>V_LO。跨晶体管630的任何端子对的电压(V_GS、V_GD和V_DS)的幅值不应当超过V_BKDN。这个电压的幅值S通过下面的等式1来定义。

$S=\frac{(V_{\mathrm{HI}}-V_{\mathrm{LO}})}{(\#\mathrm{NMOS})}=\frac{(V_{\mathrm{HI}}-V_{\mathrm{LO}})}{(\#\mathrm{PMOS})}---\left(1\right)$

因此，NMOS晶体管的数量和PMOS晶体管的数量各可按照下面的等式2来定义。

$(\#\mathrm{NMOS})=(\#\mathrm{PMOS})=\mathrm{CEILING}\left\{\frac{(V_{\mathrm{HI}}-V_{\mathrm{LO}})}{V_{\mathrm{BKDN}}}\right\}---\left(2\right)$

在一个实施例中，电压驱动电路600包括连接在晶体管630的相邻晶体管的栅极之间的电容器622的串联叠层。电容器622选择成当晶体管从高电压输出转变为低电压输出时，同步晶体管630的栅电压的转变。如所示，电容器串(标记为CP_D、CP_C、CP_B、CP_A、CN_A、CN_B、CN_C和CN_D)分别连接在晶体管对Q2-Q3、Q3-Q4、Q4-Q5、Q5-Q6、Q7-Q8、Q8-Q9、Q9-Q10和Q10-Q11之间。在一个实施例中，电容器622的电容可选择成足够大，以防止由电平移动器610引起的任何小定时误差的影响，但不会大到使得电容器不利地影响输出节点604的开关时间(例如在提供V_HI与V_LO之间)。结合图7更详细地描述具有多个电容器622的电压驱动电路600的操作。

图7是示出按照本发明的一个实施例、用于提供高功率输出的方法的流程图。应当知道，即使该方法结合图6A和图6B的系统来描述，配置成执行方法步骤的任何系统也处于本发明的实施例的范围之内。

在702，电压驱动电路600在702接收第一逻辑输入。在一些实施例中，第一逻辑输入可对应于来自电压驱动电路600的预期电压输出。例如，可接收逻辑输入“1”，以指示预期高电压输出。

在704，响应第一逻辑输入，电压驱动电路600施加第一批多个电压源，以保持NMOS和PMOS晶体管606、608的栅极处的电压。驱动器621(例如驱动器H和L)可以是强驱动器，以便更迅速地开关晶体管的各叠层中的第一晶体管(例如Q1和Q12)。在一些实施例中，级联电平移动器610的弱驱动器624可对NMOS和PMOS晶体管的栅极提供多个电压源。弱驱动器624配置成主动开关晶体管630的栅电压，以及在稳态期间保持栅电压，甚至当可存在来自电容器622的小泄漏电流时。弱驱动器624的每个可匹配成使得弱驱动器624提供相同的源电流和反向电流。在一些实施例中，源电流和反向电流(在图6A中标记为i)的幅值和电容器630的值选择成使得弱驱动器624的任一个之间的小定时误差T_ERR不会在开关期间引起过大瞬时电压误差(V_ERR)，如等式3所示：

$V_{\mathrm{ERR}}\≥\frac{\left({\mathrm{iT}}_{\mathrm{ERR}}\right)}{C}---\left(3\right)$

如图6A所示，响应逻辑输入“1”，驱动器H、电压源616(例如V_HI-S)和弱驱动器A、B、C、D开始分别向晶体管Q1至Q6提供栅电压V_HI-S。弱驱动器D、E、F和G、电压源618(例如V_HI-5S)以及驱动器L开始分别向晶体管Q7至Q12提供栅电压V_HI-S、V_HI-2S、V_HI-3S、V_HI-4S、V_HI-5S、V_LO。

应当知道，在诸如图5所示之类的一些情况下，驱动器可开始在各种时间向晶体管Q1至Q12提供栅电压。相应地，在704，电压驱动电路600对多个电容器622(其连接在相邻晶体管的栅极之间)进行充电，以同步多个NMOS和PMOS晶体管606、608的状态的变化。如图6A所示，对电容器C_PA、C_PB、C_PC、C_PD、C_NA、C_NB、C_NC和C_ND进行充电，以同步晶体管Q1至Q12的状态的变化，同时将多个电压源(例如由弱驱动器624所提供)施加到晶体管的栅极。

例如，在操作中，电压源618(例如V_HI-5S)将电流4i提供到电容器CN_D的底板中。源于电压源618的电流(例如i)的一部分经过电容器CN_D并且进入驱动器G。类似地，源于电压源618的电流(例如i)的一部分经过电容器CN_D和CN_C并且进入驱动器F。类似地，源于电压源618的电流(例如i)的一部分经过电容器CN_D、CN_C和CN_B并且进入驱动器E。类似地，源于电压源618的电流(例如i)的一部分经过电容器CN_D、CN_C、CN_B和CN_A并且进入驱动器D。

在708，电压驱动电路600输出第一VDC输出信号，该输出信号与公共输出节点604处的第一逻辑输入(例如“1”)对应。在图6A所示的示例中，晶体管Q1至Q6具有栅电压V_HI-S(如分别由驱动器H、电压源616(例如V_HI-S)和弱驱动器A、B、C、D所提供)，并且完全导通。同时，晶体管Q7至Q12处于亚阈值状态，并且截止。因此，输出节点604可能无法被拉低，而是通过晶体管Q1至Q6上拉到高功率输出(标记为V_HI)。应当知道，通过702至706中的操作的晶体管Q1至Q12均没有跨任何端子对的S的范围之外的电压，由此停留在低于电压限制V_BKDN，并且防止对晶体管的损坏。

在710，电压驱动电路600可接收第二逻辑输入。在一些实施例中，第二逻辑输入可对应于来自电压驱动电路600的另一个预期电压输出。例如，可接收逻辑输入“0”，以指示来自电压驱动电路600的预期低电压输出。

在712，响应第二逻辑输入，电压驱动电路600施加第二批多个电压源，以保持NMOS和PMOS晶体管606、608的栅极处的电压。例如，如图6B所示，响应逻辑输入“0”，驱动器H、电压源616(例如V_HI-S)和弱驱动器A、B、C、D开始分别向PMOS晶体管Q1至Q6提供栅电压V_HI、V_HI-S、V_HI-2S、V_HI-3S、V_HI-4S和V_HI-5S。弱驱动器D、E、F和G、电压源618(例如V_HI-5S)以及驱动器L开始分别向NMOS晶体管Q7至Q12提供栅电压V_HI-5S。

在714，电压驱动电路600对多个电容器622(其连接在相邻晶体管的栅极之间)进行充电，以同步多个NMOS和PMOS晶体管606、608的状态的变化。如图6B所示，对电容器CP_A、CP_B、CP_C、CP_D、CN_A、CN_B、CN_C和CN_D进行充电，以同步从第一批多个电压源(例如在704所提供)到第二批多个电压源的晶体管Q1至Q12的栅电压的变化。

例如，在操作中，驱动器D将电流i提供到电容器CP_A的底板中。电流i通过电容器CP_A、CP_B、CP_C和CP_D传播到DC电压源616(例如V_HI-S)中。类似地，驱动器C将电流i提供到电容器CP_B的底板中，电流i通过CP_B、CP_C和CP_D传播到DC电压源616中。驱动器B将电流i提供到电容器CP_C的底板中，电流i通过CP_C和CP_D传播到DC电压源616中。驱动器A将电流i提供到电容器CP_C的底板中，电流i通过CP_D传播到DC电压源616中。

在716，电压驱动电路600输出第二VDC输出信号，其与公共输出节点604处的第二逻辑输入(例如“0”)对应。在图6B所示的示例中，晶体管Q6至Q12这时具有栅电压V_HI-5S(如由弱驱动器D、E、F和G、电压源618(例如V_HI-5S)以及驱动器L所提供)，并且完全导通。晶体管Q1至Q6处于亚阈值状态，并且截止。相应地，输出节点604无法被上拉，而是通过晶体管Q6至Q12下拉到V_LO。再次应当知道，电压驱动电路600的晶体管Q1至Q12提供输出信号，该输出信号具有从V_HI到V_LO的电压摆动，同时具有跨任何端子对的S的范围中的电压，由此停留在低于电压限制V_BKDN并且防止对晶体管的损坏。

下表1示出在电容器622的每个的各板处对各逻辑状态(例如第一逻辑输入)的稳态电压以及跨各电容器622的所产生电压。如所示，当逻辑输入(例如在输入节点602所提供)从0改变成“1”时，跨电容器CP_A、CP_B、CP_C和CP_D的每个的电压的变化为(-S)，而跨电容器CN_A、CN_B、CN_C和CN_D的电压变化为(+S)。通过对称性，当逻辑输入从“0”改变成“1”时，这些电压变化在相反方向发生。

表1：电容器电压对逻辑状态

已经确定，具有跨电容器CP_A、CP_B、CP_C和CP_D的每个的相同电压变化率以及跨电容器CN_A、CN_B、CN_C和CN_D的每个的相反电压变化率可以是合乎需要的。跨电容器的电压变化率等于通过电容器的瞬时电流除以电容，如等式4所示：

$\frac{\mathrm{dV}}{\mathrm{dt}}=\frac{i\left(t\right)}{C}---\left(4\right)$

相应地，在一些实施例中，电容器622的每个(例如CP_D)可选择成具有比下一个电容器(例如CP_C)(其连接在晶体管中的下一个晶体管的栅极与晶体管中的后续下一个晶体管的栅极之间)的电容要大的电容。例如，因为流经CP_D的电流比流经CP_C的电流更多(如图6B所示)，所以CP_D可选择成具有比CP_C(即，下一个电容器)(其连接在晶体管中的下一个晶体管(例如Q3)的栅极与晶体管中的后续下一个晶体管(例如Q4)的栅极之间)的电容要大的电容。类似地，CN_D可选择成具有比CN_C(即，下一个电容器)(其连接在晶体管中的下一个晶体管(例如Q10)的栅极与晶体管中的后续下一个晶体管(例如Q9)的栅极之间)的电容要大的电容。

在一些实施例中，施加到某些晶体管(例如Q5和Q8)的栅电压的转换速率可以是施加到各晶体管叠层的相邻晶体管(例如Q6和Q7)的栅电压的转换速率的一半。相应地，在一些实施例中，电容器622的每个可选择成具有作为电容C的倍数的电容，其中电容C可以是连接在晶体管中的倒数第二个晶体管的栅极与晶体管中的最后一个晶体管的栅极之间的电容器的电容。例如，如图6A所示，两倍于流经电容器CP_A的电流的电流流经电容器CP_B。因此，CP_B的电容可选择为CP_A的电容C的两倍(例如2C)，其中CP_A连接在晶体管中的倒数第二个晶体管(例如Q5)的栅极与晶体管中的最后一个晶体管(例如Q6)的栅极之间。在另一个示例中，CP_C的电容可选择为CP_A的电容C的三倍(例如3C)，因为三倍于流经电容器CP_A的电流的电流流经电容器CP_C。

类似地，参照NMOS晶体管Q6至Q12和连接电容器，CN_D可选择成具有比CN_C(即，下一个电容器)(其连接在晶体管中的下一个晶体管(例如Q10)的栅极与晶体管中的后续下一个晶体管(例如Q9)的栅极之间)的电容要大的电容。

图8是示出电压驱动电路(其与图6A和图6B的具有连接在相邻堆叠晶体管的栅极之间的多个电容器622的电压驱动电路600相似)的晶体管的栅电压随时间的变化的图表。如所示，最初，在第一稳态，在晶体管Q1至Q5的栅电压处于+5V；晶体管Q6的栅电压处于0V；晶体管Q7的栅电压处于-5V；以及晶体管Q8的栅电压处于-10V。为了便于与图5比较，结合图8所述的电压驱动电路使用与电压驱动电路300相同数量的晶体管(例如Q1至Q6)。另外，为了便于比较，电压驱动电路300(其可以没有连接在晶体管的栅极之间的电容器)中的栅驱动波形以虚线示出。

在图8所示的情形中，如同图5一样，栅驱动波形的一个或多个相对于其它栅驱动波形过早和/或过迟地到达。具体来说，在波形到达晶体管Q5的栅极(其在t₀发生)之前，波形在t_α到达晶体管Q6的栅极。但是，连接在相邻堆叠晶体管的栅极之间的电容器(例如电容器622)的添加使栅电压以更大同步性来发生变化。如所示，电容器622的使用减小晶体管Q5的栅-源电压差(通过箭头802和804所示)。在另一个示例中，在波形到达晶体管Q4的栅极的时间t₀之后，延迟波形在时间t_β到达晶体管Q3的栅极。连接在相邻晶体管的栅极之间的电容器622在定时延迟(例如t_β-t₀)期间进行充电，并且减小晶体管Q4的栅-源电压差，如通过箭头806和808所示。因此，本公开的实施例减小从一个稳态到另一个稳态的转变期间的晶体管的任何两个端子之间的最大电压差，由此降低对电压驱动电路的损坏和击穿。

提供本文中提出的实施例和示例，以便最好地说明本发明及其特定应用，并且由此使本领域的技术人员能够实施和使用本发明。但是，本领域的技术人员将会知道，上述说明和示例只是用于说明和举例。所提出的描述不是意在穷尽性的或者将本发明局限于所公开的精确形式。

Claims (20)

1.一种电压驱动电路，包括：

第一批多个晶体管，串联连接在第一源节点与输出节点之间；

多个电压源，配置成向所述第一批多个晶体管的至少一个提供电压；以及

多个电容器，跨所述第一批多个晶体管的栅极进行耦合，各电容器配置成存储与所述晶体管的栅极处的变化关联的电荷，其中所述多个电容器具有选择成同步所述第一批多个晶体管处的电压变化的电容。

2.如权利要求1所述的电压驱动电路，其中，所述电压驱动电路配置成从提供第一电压的第一稳态转变成提供第二电压的第二稳态；

其中所述多个电容器配置成在从所述第一稳态转变成所述第二稳态的同时存储电荷；以及

其中所述第一与第二电压之间的差大于所述第一批多个晶体管的每个的击穿电压。

3.如权利要求1所述的电压驱动电路，其中，所述多个电压源的每个配置成开关和保持所述第一批多个晶体管的至少一个的栅极处的电压。

4.如权利要求1所述的电压驱动电路，还包括：

串联的第二批多个晶体管，在第二源节点与所述输出节点之间。

5.如权利要求4所述的电压驱动电路，其中，串联的所述第一批多个晶体管包括多个PMOS晶体管；其中串联的所述第二批多个晶体管包括多个NMOS晶体管；其中所述第一和第二批多个晶体管中的晶体管设置成使得所述晶体管的每个的漏极与所述晶体管中的下一个晶体管的源极连接；以及

其中所述PMOS晶体管中的最后一个晶体管的漏极和所述NMOS晶体管中的最后一个晶体管的漏极连接到所述输出节点。

6.如权利要求1所述的电压驱动电路，其中，串联连接的所述第一批多个晶体管连接成使得所述晶体管之一的漏极与所述晶体管中的下一个晶体管的源极连接，以及其中所述电容器的每一个连接在所述晶体管之一的栅极与所述晶体管中的下一个晶体管的栅极之间。

7.如权利要求6所述的电压驱动电路，其中，所述多个电容器的每个具有比连接在所述晶体管中的下一个晶体管的栅极与所述晶体管中的后续下一个晶体管的栅极之间的下一个电容器的电容要大的电容。

8.如权利要求6所述的电压驱动电路，其中，所述多个电容器的每个具有作为电容C的倍数的电容，电容C是连接在所述晶体管中的倒数第二个晶体管的栅极与所述晶体管中的最后一个晶体管的栅极之间的电容器中的最后一个电容器的电容。

9.一种显示装置，包括：

电压驱动电路，配置成提供第一电压，所述电压驱动电路包括：

第一批多个晶体管，串联连接在第一源节点与输出节点之间；

多个电压源，配置成向所述第一批多个晶体管的至少一个提供电压，其中各电压源配置成开关和保持所述第一批多个晶体管的至少一个的栅极处的电压；

多个电容器，跨所述第一批多个晶体管的栅极进行耦合，各电容器配置成存储与所述晶体管的栅极处的变化关联的电荷，其中所述多个电容器具有选择成同步所述第一批多个晶体管处的电压变化的电容；以及

至少一个弱电平移动器，连接到所述多个电容器的至少一个，并且配置成使所连接的电容器不放电；以及

处理系统，耦合到所述电压驱动电路，并且配置成向所述电压驱动电路传送与所述第一电压对应的第一逻辑信号。

10.如权利要求9所述的显示装置，其中，所述电压驱动电路配置成从提供所述第一电压的第一稳态转变成提供第二电压的第二稳态；

其中所述多个电容器配置成在从所述第一稳态转变成所述第二稳态的同时存储电荷；以及

其中所述第一与第二电压之间的差大于所述第一批多个晶体管的每个的单独击穿电压。

11.如权利要求9所述的显示装置，其中，所述电压驱动电路还包括：

第二源节点与所述输出节点之间串联的第二批多个晶体管，串联的所述第二批多个晶体管包括多个NMOS晶体管；

其中串联的所述第一批多个晶体管包括多个PMOS晶体管；其中所述第一和第二批多个晶体管中的晶体管设置成使得所述晶体管的每个的漏极与所述晶体管中的下一个晶体管的源极连接；以及

其中所述PMOS晶体管中的最后一个晶体管的漏极和所述NMOS晶体管中的最后一个晶体管的漏极连接到所述输出节点。

12.如权利要求9所述的显示装置，其中，串联连接的所述第一批多个晶体管连接成使得所述晶体管之一的漏极与所述晶体管中的下一个晶体管的源极连接；以及

其中所述电容器的至少一个连接在串联连接的所述第一批多个晶体管的各相邻对的栅极之间。

13.如权利要求12所述的显示装置，其中，所述多个电容器的每个具有作为电容C的倍数的电容，电容C是连接在所述晶体管中的倒数第二个晶体管的栅极与所述晶体管中的最后一个晶体管的栅极之间的电容器中的最后一个电容器的电容。

14.一种用于提供高功率输出的方法，所述方法包括：

将第一源信号施加到串联连接的第一批多个晶体管的第一源节点；以及

以可操作以同步所述第一批多个晶体管的状态的变化的速率，来对耦合在串联连接的所述第一批多个晶体管中的相邻晶体管的栅极之间的第一批多个电容器进行充电。

15.如权利要求14所述的方法，还包括：

将第二源信号施加到与所述第一批多个晶体管串联连接到公共输出节点的第二批多个晶体管的第二源节点；以及

以可操作以同步所述第二批多个晶体管的状态的变化的速率，来对耦合在串联连接的所述第二批多个晶体管中的相邻晶体管的栅极之间的第二批多个电容器进行充电。

16.如权利要求15所述的方法，其中，施加所述第一源信号和施加所述第二源信号包括：

将超过所述第一批多个晶体管的至少一个的击穿电压的第一电压施加到所述第一源节点；

将超过所述第二批多个晶体管的至少一个的击穿电压的第二电压施加到所述第二源节点；以及

响应所述第一和第二电压，而在所述公共输出节点来输出第一或第二VDC输出信号。

17.如权利要求14所述的方法，其中，所述第一批多个晶体管的状态的变化包括从提供第一电压的第一稳态到提供第二电压的第二稳态的变化；以及

其中所述多个晶体管的每个具有基于所述多个晶体管的数量和所述第一与第二电压之间的差所选择的电容。

18.如权利要求14所述的方法，其中，施加所述第一源信号包括将10VDC的电压施加到所述第一源节点；以及

其中跨串联的所述第一批多个晶体管的每个的源极和漏极的电压不超过6.6VDC。

19.如权利要求14所述的方法，其中，改变所述多个电容器包括将跨串联连接的所述第一批多个晶体管的每个的漏极和源极的电压限制到小于6.6VDC。

20.如权利要求14所述的方法，其中，施加所述第一源信号包括将超过所述第一批多个晶体管的至少一个的击穿电压的电压施加到所述第一源节点。

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