CN103731143A - 分频器及具有该分频器的频率合成电路 - Google Patents
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Abstract
本发明提供一种分频器，包含：一个第一分频模块，接收一个时钟信号及一个第一控制信号，且据此产生一个第一生成信号，第一生成信号的频率是时钟信号的频率的1/2或1/3，视第一控制信号而定；及一个第二分频模块，接收第一生成信号、一个第二控制信号及一个第三控制信号，且据此产生一个第二生成信号，第二生成信号的频率是第一生成信号的频率的1倍、1/2、1/3或1/4，视第二控制信号及第三控制信号而定。本发明还提供一种具有该分频器的频率合成电路。
Description
技术领域
本发明涉及一种分频技术及一种频率合成技术，特别是涉及一种分频器及一种具有该分频器的频率合成电路。
背景技术
参阅图1，一种现有的频率合成电路运用于一个宽频接收机（图未示），以提供在一个预设的频率范围内变动的一个本地振荡信号。现有的频率合成电路包含一个锁相回路11及一个第一分频器12。锁相回路11包括多个压控振荡器111、一个多任务器112、一个第二分频器113、一个相位侦测器114、一个电荷泵115及一个回路滤波器116。图1画出锁相回路11包括三个压控振荡器111的情况。
压控振荡器111的频率调谐范围（frequency tuning range）相异。第一分频器12的分频数是固定的。在操作时，多任务器112使压控振荡器111中对应一个期望频率的一者与第二分频器113、相位侦测器114、电荷泵115及回路滤波器116相配合，以产生一个时钟信号，第一分频器12对时钟信号分频，以产生具有期望频率的本地振荡信号。
然而，现有的频率合成电路需使用多个压控振荡器111，导致其面积较大。
发明内容
本发明的一个目的在于提供一种分频器，可以节省一个频率合成电路的面积。
本发明分频器包含：一个第一分频模块，适用于接收一个时钟信号及一个第一控制信号，且根据该时钟信号及该第一控制信号产生一个第一生成信号，当该第一控制信号表示一个第一状态时，该第一生成信号的频率是该时钟信号的频率的1/2，当该第一控制信号表示一个第二状态时，该第一生成信号的频率是该时钟信号的频率的1/3；及一个第二分频模块，电连接到该第一分频模块以接收该第一生成信号，并适用于接收一个第二控制信号及一个第三控制信号，且根据该第一生成信号、该第二控制信号及该第三控制信号产生一个第二生成信号，当该第二控制信号及该第三控制信号表示一个第三状态时，该第二生成信号的频率相同于该第一生成信号的频率，当该第二控制信号及该第三控制信号表示一个第四状态时，该第二生成信号的频率是该第一生成信号的频率的1/2，当该第二控制信号及该第三控制信号表示一个第五状态时，该第二生成信号的频率是该第一生成信号的频率的1/3，当该第二控制信号及该第三控制信号表示一个第六状态时，该第二生成信号的频率是该第一生成信号的频率的1/4。
本发明分频器还包含一个第三分频模块，该第三分频模块电连接到该第二分频模块以接收该第二生成信号，并根据该第二生成信号产生一个第一输出信号及一个第二输出信号，该第一输出信号及该第二输出信号中的每一者的频率是该第二生成信号的频率的1/4，且该第一输出信号及该第二输出信号间的相位差为90度。
本发明分频器中，该第一分频模块包括：一个第一分频单元，适用于接收该时钟信号及该第一控制信号，且根据该第一控制信号对该时钟信号分频，以产生一个第一分频信号及一个第二分频信号，当该第一控制信号表示该第一状态时，该第一分频信号的频率是该时钟信号的频率的1/2，当该第一控制信号表示该第二状态时，该第二分频信号的频率是该时钟信号的频率的1/3；一个第一缓冲单元，电连接到该第一分频单元以接收该第一分频信号，并缓冲该第一分频信号以产生一个第一缓冲信号；一个第二缓冲单元，电连接到该第一分频单元以接收该第二分频信号，并缓冲该第二分频信号以产生一个第二缓冲信号；及一个第一多任务单元，电连接到该第一缓冲单元及该第二缓冲单元以分别接收该第一缓冲信号及该第二缓冲信号，并适用于接收该第一控制信号，且根据该第一控制信号输出该第一缓冲信号及该第二缓冲信号中的一者作为该第一生成信号，当该第一控制信号表示该第一状态时，该第一缓冲信号被输出，当该第一控制信号表示该第二状态时，该第二缓冲信号被输出。
本发明分频器中，该第二缓冲单元还进行工作比调整，以使该第二缓冲信号的工作比为50％。
本发明分频器中，该第二分频模块包括：一个第二分频单元，电连接到该第一分频模块以接收该第一生成信号，并适用于接收该第二控制信号及该第三控制信号，且根据该第二控制信号及该第三控制信号对该第一生成信号分频，以产生一个第三分频信号及一个第四分频信号，当该第二控制信号及该第三控制信号表示该第四状态时，该第三分频信号的频率是该第一生成信号的频率的1/2，当该第二控制信号及该第三控制信号表示该第五状态时，该第四分频信号的频率是该第一生成信号的频率的1/3，当该第二控制信号及该第三控制信号表示该第六状态时，该第三分频信号的频率是该第一生成信号的频率的1/4；一个第三缓冲单元，电连接到该第二分频单元以接收该第三分频信号，并缓冲该第三分频信号以产生一个第三缓冲信号；一个第四缓冲单元，电连接到该第二分频单元以接收该第四分频信号，并缓冲该第四分频信号以产生一个第四缓冲信号；及一个第二多任务单元，电连接到该第一分频模块以接收该第一生成信号，电连接到该第三缓冲单元及该第四缓冲单元以分别接收该第三缓冲信号及该第四缓冲信号，并适用于接收该第二控制信号及该第三控制信号，且根据该第二控制信号及该第三控制信号输出该第一生成信号、该第三缓冲信号及该第四缓冲信号中的一者作为该第二生成信号，当该第二控制信号及该第三控制信号表示该第三状态时，该第一生成信号被输出，当该第二控制信号及该第三控制信号表示该第四状态时，该第三缓冲信号被输出，当该第二控制信号及该第三控制信号表示该第五状态时，该第四缓冲信号被输出，当该第二控制信号及该第三控制信号表示该第六状态时，该第三缓冲信号被输出。
本发明分频器中，该第四缓冲单元还进行工作比调整，以使该第四缓冲信号的工作比为50％。
本发明分频器中，该第二分频单元包括：一个或与非门，具有一个适用于接收该第二控制信号的第一输入端、一个第二输入端、一个第三输入端及一个输出端，该或与非门的所述端上的信号间的关系如下所示：
其中，SIN1是该或与非门的第一输入端上的信号，SIN2是该或与非门的第二输入端上的信号，SIN3是该或与非门的第三输入端上的信号，SOUT是该或与非门的输出端上的信号；一个第一D型触发器，具有一个电连接到该第一分频模块以接收该第一生成信号的时钟输入端、一个电连接到该或与非门的输出端的资料输入端、一个电连接到该或与非门的第二输入端且提供该第三分频信号的资料输出端，及一个互补资料输出端；一个与非门，具有一个电连接到该第一D型触发器的互补资料输出端的第一输入端、一个适用于接收该第三控制信号的第二输入端，及一个输出端；及一个第二D型触发器，具有一个电连接到该第一D型触发器的时钟输入端的时钟输入端、一个电连接到该与非门的输出端的资料输入端，及一个电连接到该或与非门的第三输入端且提供该第四分频信号的资料输出端。
本发明分频器中，该第二D型触发器包括：一个反向器，具有一个作为该第二D型触发器的时钟输入端的输入端，及一个输出端；一个第一D型锁存器，具有一个电连接到该反向器的输出端的时钟输入端、一个作为该第二D型触发器的资料输入端的资料输入端、一个资料输出端及一个互补资料输出端；及一个第二D型锁存器，具有一个电连接到该反向器的输入端的时钟输入端、一个电连接到该第一D型锁存器的资料输出端的资料输入端、一个作为该第二D型触发器的资料输出端的资料输出端，及一个互补资料输出端。
本发明分频器中，该第四缓冲单元包括：一个第一电阻，具有一个适用于电连接到一个电压源的第一端，及一个第二端；一个第二电阻，具有一个电连接到该第一电阻的第一端的第一端，及一个第二端；一个电流源，具有一个连接端；串联的一个第一晶体管及一个第二晶体管，电连接在该第二电阻的第二端及该电流源的连接端间，该第一晶体管具有一个电连接到该第一电阻的第一端的控制端，该第二晶体管具有一个电连接到该第二D型锁存器的互补资料输出端的控制端；一个第三晶体管，具有一个电连接到该第一电阻的第二端的第一端、一个第二端，及一个电连接到该第一D型锁存器的资料输出端的控制端；一个第四晶体管，具有一个电连接到该第二电阻的第二端的第一端、一个电连接到该第三晶体管的第二端的第二端，及一个电连接到该第一D型锁存器的互补资料输出端的控制端；及一个第五晶体管，具有一个电连接到该第三晶体管的第二端的第一端、一个电连接到该电流源的连接端的第二端，及一个电连接到该第二D型锁存器的资料输出端的控制端；其中，该第一电阻的第二端及该第二电阻的第二端中的一者提供该第四缓冲信号。
本发明的另一个目的在于提供一种可以节省面积的频率合成电路。
本发明频率合成电路包含上述的分频器及一个锁相回路。该锁相回路包括一个压控振荡器。该压控振荡器电连接到该分频器的第一分频模块，且产生该时钟信号。
本发明的有益效果在于：由于该分频器的分频数是可变的，因此该频率合成电路所包含的压控振荡器的数量可被减少以节省面积。
附图说明
图1是说明一种现有的频率合成电路的方块图；
图2是说明本发明频率合成电路的第一较佳实施例的方块图；
图3是说明第一较佳实施例的一个第一分频器的方块图；
图4是说明第一较佳实施例的第一分频器的一个第一分频单元的电路图；
图5是说明第一较佳实施例的第一分频器的一个第二分频单元的电路图；
图6是说明第一较佳实施例的第一分频器的第二分频单元的一个第二D型触发器及第一分频器的一个第四缓冲单元的电路图；
图7是说明本发明频率合成电路的第二较佳实施例的一个第一分频模块及一个第二分频模块的方块图。
具体实施方式
下面结合附图及实施例对本发明进行详细说明：
第一较佳实施例
参阅图2，本发明频率合成电路的第一较佳实施例运用于一个宽频接收机（图未示），以提供在一个预设的频率范围内变动的一个同相本地振荡信号及一个正交相本地振荡信号。本实施例频率合成电路包含一个锁相回路2及一个第一分频器3。
锁相回路2包括一个压控振荡器21、一个第二分频器22、一个相位侦测器23、一个电荷泵24及一个回路滤波器25。压控振荡器21根据一个控制电压产生一个时钟信号。第二分频器22电连接到压控振荡器21以接收时钟信号，并对时钟信号分频以产生一个反馈分频信号。相位侦测器23电连接到第二分频器22以接收反馈分频信号，并侦测反馈分频信号和一个参考信号间的相位差以产生一个相位误差信号。电荷泵24电连接到相位侦测器23以接收相位误差信号，并根据相位误差信号产生一个泵电流。回路滤波器25电连接到电荷泵24以接收泵电流，电连接到压控振荡器21，且根据泵电流产生被输出到压控振荡器21的控制电压。
参阅图3，第一分频器3包括一个第一分频模块31、一个第二分频模块32及一个第三分频模块33。
第一分频模块31电连接到压控振荡器21（见图2）以接收时钟信号，并适用于接收一个第一控制信号，且根据时钟信号及第一控制信号产生一个第一生成信号。当第一控制信号表示一个第一状态时，第一生成信号的频率是时钟信号的频率的1/2。当第一控制信号表示一个第二状态时，第一生成信号的频率是时钟信号的频率的1/3。
第二分频模块32电连接到第一分频模块31以接收第一生成信号，并适用于接收一个第二控制信号及一个第三控制信号，且根据第一生成信号、第二控制信号及第三控制信号产生一个第二生成信号。当第二控制信号及第三控制信号表示一个第三状态时，第二生成信号的频率相同于第一生成信号的频率。当第二控制信号及第三控制信号表示一个第四状态时，第二生成信号的频率是第一生成信号的频率的1/2。当第二控制信号及第三控制信号表示一个第五状态时，第二生成信号的频率是第一生成信号的频率的1/3。当第二控制信号及第三控制信号表示一个第六状态时，第二生成信号的频率是第一生成信号的频率的1/4。
第三分频模块33电连接到第二分频模块32以接收第二生成信号，并根据第二生成信号产生一个第一输出信号及一个第二输出信号。第一输出信号及第二输出信号中的每一者的频率是第二生成信号的频率的1/4，且第一输出信号及第二输出信号间的相位差为90度。因此，第一输出信号可以作为宽频接收机所需的同相本地振荡信号，第二输出信号可以作为宽频接收机所需的正交相本地振荡信号。
在本实施例中，第一分频模块31包括一个第一分频单元311、一个第一缓冲单元312、一个第二缓冲单元313及一个第一多任务单元314。
第一分频单元311电连接到压控振荡器21（见图2）以接收时钟信号，并适用于接收第一控制信号，且根据第一控制信号对时钟信号分频，以产生一个第一分频信号及一个第二分频信号。当第一控制信号表示第一状态时，第一分频信号的频率是时钟信号的频率的1/2。当第一控制信号表示第二状态时，第二分频信号的频率是时钟信号的频率的1/3。
第一缓冲单元312电连接到第一分频单元311以接收第一分频信号，并缓冲第一分频信号以产生一个第一缓冲信号。
第二缓冲单元313电连接到第一分频单元311以接收第二分频信号，并缓冲第二分频信号以产生一个第二缓冲信号。较佳地，第二缓冲单元313还进行工作比调整，以使第二缓冲信号的工作比为50％。
第一多任务单元314电连接到第一缓冲单元312及第二缓冲单元313以分别接收第一缓冲信号及第二缓冲信号，并适用于接收第一控制信号，且根据第一控制信号输出第一缓冲信号及第二缓冲信号中的一者作为第一生成信号。当第一控制信号表示第一状态时，第一缓冲信号被输出。当第一控制信号表示第二状态时，第二缓冲信号被输出。
参阅图4，在本实施例中，第一分频单元311包括两个与非门（NANDgate）3111、3113及两个D型触发器（D flip-flop）3112、3114。当第一控制信号在一个逻辑低电平（也就是说第一控制信号表示第一状态）时，第一分频信号的频率是时钟信号的频率的1/2。当第一控制信号在一个逻辑高电平（也就是说第一控制信号表示第二状态）时，第二分频信号的频率是时钟信号的频率的1/3。
参阅图3，在本实施例中，第二分频模块32包括一个第二分频单元321、一个第三缓冲单元322、一个第四缓冲单元323及一个第二多任务单元324。
第二分频单元321电连接到第一分频模块31的第一多任务单元314以接收第一生成信号，并适用于接收第二控制信号及第三控制信号，且根据第二控制信号及第三控制信号对第一生成信号分频，以产生一个第三分频信号及一个第四分频信号。当第二控制信号及第三控制信号表示第四状态时，第三分频信号的频率是第一生成信号的频率的1/2。当第二控制信号及第三控制信号表示第五状态时，第四分频信号的频率是第一生成信号的频率的1/3。当第二控制信号及第三控制信号表示第六状态时，第三分频信号的频率是第一生成信号的频率的1/4。
第三缓冲单元322电连接到第二分频单元321以接收第三分频信号，并缓冲第三分频信号以产生一个第三缓冲信号。
第四缓冲单元323电连接到第二分频单元321以接收第四分频信号，并缓冲第四分频信号以产生一个第四缓冲信号。较佳地，第四缓冲单元323还进行工作比调整，以使第四缓冲信号的工作比为50％。
第二多任务单元324电连接到第一分频模块31的第一多任务单元314以接收第一生成信号，电连接到第三缓冲单元322及第四缓冲单元323以分别接收第三缓冲信号及第四缓冲信号，并适用于接收第二控制信号及第三控制信号，且根据第二控制信号及第三控制信号输出第一生成信号、第三缓冲信号及第四缓冲信号中的一者作为第二生成信号。当第二控制信号及第三控制信号表示第三状态时，第一生成信号被输出。当第二控制信号及第三控制信号表示第四状态时，第三缓冲信号被输出。当第二控制信号及第三控制信号表示第五状态时，第四缓冲信号被输出。当第二控制信号及第三控制信号表示第六状态时，第三缓冲信号被输出。
参阅图5，在本实施例中，第二分频单元321包括一个或与非门3211、一个第一D型触发器3212、一个与非门3213及一个第二D型触发器3214。
或与非门3211具有一个适用于接收第二控制信号的第一输入端、一个第二输入端、一个第三输入端及一个输出端。或与非门3211的所述端上的信号间的关系如下所示：
其中，SIN1是或与非门3211的第一输入端上的信号，SIN2是或与非门3211的第二输入端上的信号，SIN3是或与非门3211的第三输入端上的信号，SOUT是或与非门3211的输出端上的信号。
第一D型触发器3212具有一个电连接到第一分频模块31（见图3）的第一多任务单元314（见图3）以接收第一生成信号的时钟输入端（CK）、一个电连接到或与非门3211的输出端的资料输入端（D）、一个电连接到或与非门3211的第二输入端且提供第三分频信号的资料输出端（Q），及一个互补资料输出端（
）。与非门3213具有一个电连接到第一D型触发器3212的互补资料输出端（
）的第一输入端、一个适用于接收第三控制信号的第二输入端，及一个输出端。
第二D型触发器3214具有一个电连接到第一D型触发器3212的时钟输入端（CK）的时钟输入端（CK）、一个电连接到与非门3213的输出端的资料输入端（D）、一个电连接到或与非门3211的第三输入端且提供第四分频信号的资料输出端（Q），及一个互补资料输出端（
）。
当第二控制信号在逻辑低电平、第三控制信号在逻辑低电平（也就是说第二控制信号及第三控制信号表示第四状态）时，第三分频信号的频率是第一生成信号的频率的1/2。当第二控制信号在逻辑低电平、第三控制信号在逻辑高电平（也就是说第二控制信号及第三控制信号表示第五状态）时，第四分频信号的频率是第一生成信号的频率的1/3。当第二控制信号在逻辑高电平、第三控制信号在逻辑高电平（也就是说第二控制信号及第三控制信号表示第六状态）时，第三分频信号的频率是第一生成信号的频率的1/4。此外，第二控制信号在逻辑高电平、第三控制信号在逻辑低电平是指第二控制信号及第三控制信号表示第三状态。
参阅图6，在本实施例中，第二D型触发器3214包括一个反向器3216、一个第一D型锁存器（D latch）3217及一个第二D型锁存器3218。
反向器3216具有一个作为第二D型触发器3214的时钟输入端（CK）的输入端，及一个输出端。
第一D型锁存器3217具有一个电连接到反向器3216的输出端的时钟输入端（CK）、一个作为第二D型触发器3214的资料输入端（D）的资料输入端（D）、一个资料输出端（Q）及一个互补资料输出端（
）。
第二D型锁存器3218具有一个电连接到反向器3216的输入端的时钟输入端（CK）、一个电连接到第一D型锁存器3217的资料输出端（Q）的资料输入端（D）、一个作为第二D型触发器3214的资料输出端（Q）的资料输出端（Q），及一个作为第二D型触发器3214的互补资料输出端（）的互补资料输出端（
）。
第四缓冲单元323包括一个第一电阻3231、一个第二电阻3232、一个电流源3233、一个第一晶体管3234、一个第二晶体管3235、一个第三晶体管3236、一个第四晶体管3237及一个第五晶体管3238。
第一电阻3231具有一个适用于电连接到一个电压源4的第一端，及一个第二端。第二电阻3232具有一个电连接到第一电阻3231的第一端的第一端，及一个第二端。电流源3233具有一个连接端。
串联的第一晶体管3234及第二晶体管3235电连接在第二电阻3232的第二端及电流源3233的连接端间。第一晶体管3234具有一个电连接到第一电阻3231的第一端的控制端。第二晶体管3235具有一个电连接到第二D型锁存器3218的互补资料输出端（）的控制端。
第三晶体管3236具有一个电连接到第一电阻3231的第二端的第一端、一个第二端，及一个电连接到第一D型锁存器3217的资料输出端（Q）的控制端。
第四晶体管3237具有一个电连接到第二电阻3232的第二端的第一端、一个电连接到第三晶体管3236的第二端的第二端，及一个电连接到第一D型锁存器3217的互补资料输出端（
）的控制端。
第五晶体管3238具有一个电连接到第三晶体管3236的第二端的第一端、一个电连接到电流源3233的连接端的第二端，及一个电连接到第二D型锁存器3218的资料输出端（Q）的控制端。
第四缓冲单元323会进行缓冲及工作比调整，并从第一电阻3231的第二端及第二电阻3232的第二端中的一者提供第四缓冲信号。
参阅图3至图6，值得注意的是，图6所示的第二分频单元321的第二D型触发器3214的实施方式及第四缓冲单元323的实施方式可以分别用于第一分频单元311的D型触发器3114及第二缓冲单元313。
参阅图2与图3，在应用时，假设宽频接收机所需的本地振荡信号的频率在55M Hz～250M Hz内变动，涵盖调频（FM）广播情况下的55MHz～125MHz及数字音频广播（DAB）情况下的125MHz～250MHz，压控振荡器21的频带调谐范围是2GHz～3G Hz。当第一生成信号的频率是时钟信号的频率的1/3、第二生成信号的频率是第一生成信号的频率的1/3时，第一输出信号及第二输出信号中的每一者的频率在55.6MHz～83.3MHz内变动，当第一生成信号的频率是时钟信号的频率的1/2、第二生成信号的频率是第一生成信号的频率的1/3时，第一输出信号及第二输出信号中的每一者的频率在83.3MHz～125MHz内变动，这两个频率范围可以组合出调频广播情况下的55MHz～125MHz。当第一生成信号的频率是时钟信号的频率的1/2、第二生成信号的频率是第一生成信号的频率的1/2时，第一输出信号及第二输出信号中的每一者的频率在125MHz～187.5MHz内变动，当第一生成信号的频率是时钟信号的频率的1/3、第二生成信号的频率相同于第一生成信号的频率时，第一输出信号及第二输出信号中的每一者的频率在166.7MHz～250MHz内变动，这两个频率范围可以组合出数字音频广播情况下的125MHz～250MHz。
第二较佳实施例
参阅图7，本发明频率合成电路的第二较佳实施例与第一较佳实施例相似，不同的地方在于第一分频模块31’及第二分频模块32’。
在本实施例中，第一分频模块31’包括两个分频单元341、342、两个缓冲单元343、344及一个多任务单元345。
分频单元341接收时钟信号，且对时钟信号分频，以产生一个分频信号，此分频信号的频率是时钟信号的频率的1/2。分频单元342接收时钟信号，且对时钟信号分频，以产生一个分频信号，此分频信号的频率是时钟信号的频率的1/3。
缓冲单元343接收来自分频单元341的分频信号，并缓冲来自分频单元341的分频信号以产生一个缓冲信号。缓冲单元344接收来自分频单元342的分频信号，并缓冲来自分频单元342的分频信号以产生一个缓冲信号。
多任务单元345接收来自缓冲单元343的缓冲信号及来自缓冲单元344的缓冲信号，并适用于接收第一控制信号，且根据第一控制信号输出来自缓冲单元343的缓冲信号及来自缓冲单元344的缓冲信号中的一者作为第一生成信号。当第一控制信号表示第一状态时，来自缓冲单元343的缓冲信号被输出。当第一控制信号表示第二状态时，来自缓冲单元344的缓冲信号被输出。
第二分频模块32’包括两个分频单元351、352、三个缓冲单元353～355及一个多任务单元356。
分频单元351接收来自多任务单元345的第一生成信号，并适用于接收第三控制信号，且根据第三控制信号对第一生成信号分频，以产生两个分频信号。分频单元352接收来自多任务单元345的第一生成信号，且对第一生成信号分频，以产生一个分频信号，此分频信号的频率是第一生成信号的频率的1/4。
缓冲单元353、354分别接收来自分频单元351的两个分频信号，并各自缓冲接收到的分频信号以产生一个缓冲信号。缓冲单元355接收来自分频单元352的分频信号，并缓冲来自分频单元352的分频信号以产生一个缓冲信号。
多任务单元356接收来自多任务单元345的第一生成信号及来自缓冲单元353～355的缓冲信号，并适用于接收第二控制信号及第三控信号，且根据第二控制信号及第三控制信号输出第一生成信号及来自缓冲单元353～355的缓冲信号中的一者作为第二生成信号。
当第二控制信号及第三控制信号表示第三状态时，第一生成信号被多任务单元356输出。当第二控制信号及第三控制信号表示第四状态时，缓冲单元353接收到的分频信号的频率是第一生成信号的频率的1/2，且来自缓冲单元353的缓冲信号被多任务单元356输出。当第二控制信号及第三控制信号表示第五状态时，缓冲单元354接收到的分频信号的频率是第一生成信号的频率的1/3，且来自缓冲单元354的缓冲信号被多任务单元356输出。当第二控制信号及第三控制信号表示第六状态时，来自缓冲单元355的缓冲信号被多任务单元356输出。
综上所述，在上述实施例中，由于第一分频器3的分频数是可变的，因此频率合成电路所包含的压控振荡器21的数量可被减少以节省面积，所以确实能达成本发明的目的。
以上仅就本发明的具体构造实施例加予说明，在无违本发明的构造与精神下，凡精于本技术领域的人士，尚可做种种的变化与修饰，诸此变化与修饰尚视为涵盖在本案下列申请专利范围内。
Claims (10)
1.一种分频器，其特征在于其包含：
一个第一分频模块，适用于接收一个时钟信号及一个第一控制信号，且根据该时钟信号及该第一控制信号产生一个第一生成信号，当该第一控制信号表示一个第一状态时，该第一生成信号的频率是该时钟信号的频率的1/2，当该第一控制信号表示一个第二状态时，该第一生成信号的频率是该时钟信号的频率的1/3；及
一个第二分频模块，电连接到该第一分频模块以接收该第一生成信号，并适用于接收一个第二控制信号及一个第三控制信号，且根据该第一生成信号、该第二控制信号及该第三控制信号产生一个第二生成信号，当该第二控制信号及该第三控制信号表示一个第三状态时，该第二生成信号的频率相同于该第一生成信号的频率，当该第二控制信号及该第三控制信号表示一个第四状态时，该第二生成信号的频率是该第一生成信号的频率的1/2，当该第二控制信号及该第三控制信号表示一个第五状态时，该第二生成信号的频率是该第一生成信号的频率的1/3，当该第二控制信号及该第三控制信号表示一个第六状态时，该第二生成信号的频率是该第一生成信号的频率的1/4。
2.如权利要求1所述的分频器，其特征在于：还包含一个第三分频模块，该第三分频模块电连接到该第二分频模块以接收该第二生成信号，并根据该第二生成信号产生一个第一输出信号及一个第二输出信号，该第一输出信号及该第二输出信号中的每一者的频率是该第二生成信号的频率的1/4，且该第一输出信号及该第二输出信号间的相位差为90度。
3.如权利要求1所述的分频器，其特征在于该第一分频模块包括：
一个第一分频单元，适用于接收该时钟信号及该第一控制信号，且根据该第一控制信号对该时钟信号分频，以产生一个第一分频信号及一个第二分频信号，当该第一控制信号表示该第一状态时，该第一分频信号的频率是该时钟信号的频率的1/2，当该第一控制信号表示该第二状态时，该第二分频信号的频率是该时钟信号的频率的1/3；
一个第一缓冲单元，电连接到该第一分频单元以接收该第一分频信号，并缓冲该第一分频信号以产生一个第一缓冲信号；
一个第二缓冲单元，电连接到该第一分频单元以接收该第二分频信号，并缓冲该第二分频信号以产生一个第二缓冲信号；及
一个第一多任务单元，电连接到该第一缓冲单元及该第二缓冲单元以分别接收该第一缓冲信号及该第二缓冲信号，并适用于接收该第一控制信号，且根据该第一控制信号输出该第一缓冲信号及该第二缓冲信号中的一者作为该第一生成信号，当该第一控制信号表示该第一状态时，该第一缓冲信号被输出，当该第一控制信号表示该第二状态时，该第二缓冲信号被输出。
4.如权利要求3所述的分频器，其特征在于：该第二缓冲单元还进行工作比调整，以使该第二缓冲信号的工作比为50％。
5.如权利要求1所述的分频器，其特征在于该第二分频模块包括：
一个第二分频单元，电连接到该第一分频模块以接收该第一生成信号，并适用于接收该第二控制信号及该第三控制信号，且根据该第二控制信号及该第三控制信号对该第一生成信号分频，以产生一个第三分频信号及一个第四分频信号，当该第二控制信号及该第三控制信号表示该第四状态时，该第三分频信号的频率是该第一生成信号的频率的1/2，当该第二控制信号及该第三控制信号表示该第五状态时，该第四分频信号的频率是该第一生成信号的频率的1/3，当该第二控制信号及该第三控制信号表示该第六状态时，该第三分频信号的频率是该第一生成信号的频率的1/4；
一个第三缓冲单元，电连接到该第二分频单元以接收该第三分频信号，并缓冲该第三分频信号以产生一个第三缓冲信号；
一个第四缓冲单元，电连接到该第二分频单元以接收该第四分频信号，并缓冲该第四分频信号以产生一个第四缓冲信号；及
一个第二多任务单元，电连接到该第一分频模块以接收该第一生成信号，电连接到该第三缓冲单元及该第四缓冲单元以分别接收该第三缓冲信号及该第四缓冲信号，并适用于接收该第二控制信号及该第三控制信号，且根据该第二控制信号及该第三控制信号输出该第一生成信号、该第三缓冲信号及该第四缓冲信号中的一者作为该第二生成信号，当该第二控制信号及该第三控制信号表示该第三状态时，该第一生成信号被输出，当该第二控制信号及该第三控制信号表示该第四状态时，该第三缓冲信号被输出，当该第二控制信号及该第三控制信号表示该第五状态时，该第四缓冲信号被输出，当该第二控制信号及该第三控制信号表示该第六状态时，该第三缓冲信号被输出。
6.如权利要求5所述的分频器，其特征在于：该第四缓冲单元还进行工作比调整，以使该第四缓冲信号的工作比为50％。
7.如权利要求5所述的分频器，其特征在于该第二分频单元包括：
一个或与非门，具有一个适用于接收该第二控制信号的第一输入端、一个第二输入端、一个第三输入端及一个输出端，该或与非门的所述端上的信号间的关系如下所示：
一个第一D型触发器，具有一个电连接到该第一分频模块以接收该第一生成信号的时钟输入端、一个电连接到该或与非门的输出端的资料输入端、一个电连接到该或与非门的第二输入端且提供该第三分频信号的资料输出端，及一个互补资料输出端；
一个与非门，具有一个电连接到该第一D型触发器的互补资料输出端的第一输入端、一个适用于接收该第三控制信号的第二输入端，及一个输出端；及
一个第二D型触发器，具有一个电连接到该第一D型触发器的时钟输入端的时钟输入端、一个电连接到该与非门的输出端的资料输入端，及一个电连接到该或与非门的第三输入端且提供该第四分频信号的资料输出端。
8.如权利要求7所述的分频器，其特征在于该第二D型触发器包括：
一个反向器，具有一个作为该第二D型触发器的时钟输入端的输入端，及一个输出端；
一个第一D型锁存器，具有一个电连接到该反向器的输出端的时钟输入端、一个作为该第二D型触发器的资料输入端的资料输入端、一个资料输出端及一个互补资料输出端；及
一个第二D型锁存器，具有一个电连接到该反向器的输入端的时钟输入端、一个电连接到该第一D型锁存器的资料输出端的资料输入端、一个作为该第二D型触发器的资料输出端的资料输出端，及一个互补资料输出端。
9.如权利要求8所述的分频器，其特征在于该第四缓冲单元包括：
一个第一电阻，具有一个适用于电连接到一个电压源的第一端，及一个第二端；
一个第二电阻，具有一个电连接到该第一电阻的第一端的第一端，及一个第二端；
一个电流源，具有一个连接端；
串联的一个第一晶体管及一个第二晶体管，电连接在该第二电阻的第二端及该电流源的连接端间，该第一晶体管具有一个电连接到该第一电阻的第一端的控制端，该第二晶体管具有一个电连接到该第二D型锁存器的互补资料输出端的控制端；
一个第三晶体管，具有一个电连接到该第一电阻的第二端的第一端、一个第二端，及一个电连接到该第一D型锁存器的资料输出端的控制端；
一个第四晶体管，具有一个电连接到该第二电阻的第二端的第一端、一个电连接到该第三晶体管的第二端的第二端，及一个电连接到该第一D型锁存器的互补资料输出端的控制端；及
一个第五晶体管，具有一个电连接到该第三晶体管的第二端的第一端、一个电连接到该电流源的连接端的第二端，及一个电连接到该第二D型锁存器的资料输出端的控制端；
其中，该第一电阻的第二端及该第二电阻的第二端中的一者提供该第四缓冲信号。
10.一种频率合成电路，其特征在于其包含：
一个如权利要求1所述的分频器；及
一个锁相回路，包括：
一个压控振荡器，电连接到该分频器的第一分频模块，且产生该时钟信号。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101137942 | 2012-10-15 | ||
| TW101137942A TW201415805A (zh) | 2012-10-15 | 2012-10-15 | 除頻器及具有該除頻器的頻率合成電路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103731143A true CN103731143A (zh) | 2014-04-16 |
Family
ID=50455094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210546783.4A Pending CN103731143A (zh) | 2012-10-15 | 2012-12-14 | 分频器及具有该分频器的频率合成电路 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103731143A (zh) |
| TW (1) | TW201415805A (zh) |
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Also Published As
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|---|---|
| TW201415805A (zh) | 2014-04-16 |
| TWI499216B (zh) | 2015-09-01 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
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