CN103714029A

CN103714029A - 新型二线同步通信协议及应用

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Publication number: CN103714029A
Application number: CN201310164615.3A
Authority: CN
Inventors: 陈建业; 胡术云
Original assignee: SHENZHEN HUICHUN TECHNOLOGY CO LTD
Current assignee: SHENZHEN YSPRING TECHNOLOGY CO., LTD.
Priority date: 2013-05-07
Filing date: 2013-05-07
Publication date: 2014-04-09
Anticipated expiration: 2033-05-07
Also published as: CN103714029B

Abstract

一种新型二线同步通信协议及应用，基于两根信号线进行主从机间的双向数据传输；包括协议：定义连接在主从机之间的所述两根信号线一为时钟线Y2CK，一为数据线Y2D；空闲状态时，时钟线Y2CK停留在高电平；主机通过时钟线Y2CK发出周期性的时钟信号，在该时钟信号的第一变化沿通过数据线Y2D进行数据输入或输出；从机在该时钟信号的第二变化沿通过该数据线Y2D进行数据输入或输出。基于该协议的新型二线同步通信接口、采用该接口的电气设备，以及完成该协议的接口电路、采用该接口电路的电路芯片，具有简易易行使用方便的优点。

Description

新型二线同步通信协议及应用

技术领域本发明涉及电数字数据通信技术，特别涉及装置或设备之间数据传送的总线协议及其接口等应用。

背景技术现代电子设备已经脱离不开集成电路（芯片）。设备与设备之间，甚至装置与装置之间，电路与电路之间都存在大量的数据通信。使用串行接口进行数据的串行通信已经非常广泛并存在大量的标准。这些标准是为了使在许多不同厂家的不同设备间能顺利地通信，而对发送和接收双方在数据传送方式、同步方式、编码方式、数据校验方式和数据传送速率等方面作出的一些基本规定，亦即通信协议。这些协议通常由行业标准协会制定，如TCP/IP；也有一些通信协议由设备厂家自己定义，如I2C和SPI。

为遵循这些协议而提供的串行接口（Serial Interface）则保证从电路层面上实现数据在通信线路上的一位一位顺序传送，通信线路简单到只要一对传输线就可以实现双向通信，而发送和接收双方通过该双向通信实现信息交换。现有串行通信甚至可以利用电话线，通讯距离从几米到几千米，大大降低了成本。近距离通信，例如计算机与鼠标/键盘之间的通信尤其适合采用串行接口。

通用异步接收发送器，也称UART，是单片机中使用最为广泛的一种串行接口，目前几乎是所有8位单片机的标配。大部分国内的单片机下载程序都通过UART进行。其不足之处在于，由于UART是异步通信协议，为实现数据同步对通信双方的波特率要求较为严格，因而速度不能太高，一般不超过256kbps。该速度上限对程序下载够用，对以UART为在线仿真器接口则显得捉襟见肘，满足不了目前软件开发对在线仿真的高实时性要求。此外，因UART只支持若干种波特率的设置，如常见的9600、14400、19200、38400、56000bps等，可允许的误差范围小，一般在±4%之间；且要求通信双方约定相同的波特率，使用起来比较繁琐。

现有技术的不足之处还在于，随着功能越来越复杂，为解决测试问题，现有芯片一般有测试模式或扫描等功能模式，为此大部分芯片分配了测试管脚或者通过特定管脚的组合来使芯片进入特定模式。但这些方法的采用，或增加了芯片面积，或降低了芯片抗干扰能力使芯片在恶劣应用环境下极容易进入错误模式。

发明内容本发明要解决的技术问题是针对上述现有技术的不足之处，而提出一种二线同步通信协议及接口，以达到高效的数据通信，进而以简化芯片的仿真和测试。

为解决上述技术问题，本发明的基本构思为：作为两线同步通信中被广泛使用的I2C总线为多主机总线，连接到该总线上的从机都有唯一的地址标识，主从机之间的数据传输只支持单字节传输方式，数据可以快速传输但无益于主从机之间进行的仿真调试；为便于芯片的在线仿真和调试，本发明尝试建立一种新型的二线同步通信协议来补充现有的芯片接口，在该协议中，简化主从机之间的地址确认及传送数据的起始和结束条件将有利于有效数据的高效传输，若进一步尝试在数据传递中丰富命令内容对在线仿真调试更有助益。

作为实现本发明构思的技术方案是，提供一种新型二线同步通信协议，基于两根信号线进行主从机间的双向数据传输；尤其是，包括方法：

定义连接在主从机之间的所述两根信号线一为时钟线Y2CK，一为数据线Y2D；

空闲状态时，时钟线Y2CK停留在高电平；

主机通过时钟线Y2CK发出周期性的时钟信号，在该时钟信号的第一变化沿通过数据线Y2D进行数据输入或输出；从机在该时钟信号的第二变化沿通过该数据线Y2D进行数据输入或输出。

更进一步，上述方案中，主从机间的双向数据传输是以若干个基本命令的数据传输过程为若干元素进行的组合；定义每一个基本命令的数据传输过程均开始于开始位，结束于停止位；该开始位以所述时钟线Y2CK在总线空闲时发出一个第一变化沿为标志，停止位以该时钟线Y2CK在当前基本命令的数据传输完后发出一个第二变化沿为标志。

上述方案中，所述基本命令包括读地址、写地址、读数据和写数据命令，各命令格式如表：

其中，命令字的长度为2位，不同的段值对应着不同的命令；传输长度的长度为2位，不同的段值对应着所述数据输出或数据输入的不同的传输字节数；等待位为持续X个时钟信号周期的第一电平加持续一个时钟信号周期的第二电平，该X为0或自然数。进一步约定数据的传输由低位到高位逐位进行传送；所述数据输出或数据输入的位数小于或等于32位；所述第一变化沿为下降沿，所述第二变化沿为上升沿；所述第一电平为低电平，所述第二电平为高电平。

上述方案中，定义数据传输过程中配置寄存器的信息位CFG0.HEN有效时，一旦检测到时钟线Y2CK停留在高电平的时间超过数据结束时间T_con则判断为当前数据传输出错，主从机放弃当前传输的数据并返回空闲状态；或定义数据传输过程中，一旦检测到时钟线Y2CK停留在低电平的时间超过数据结束时间T_con则判断为当前数据传输出错，主从机放弃当前传输的数据并返回空闲状态。更进一步，定义时钟线Y2CK的低电平超过复位时间T_rst为主机要求从机复位；一旦检测到则从机进行复位操作，主机返回空闲状态。更进一步，主机处于空闲状态时，由时钟线Y2CK检测到的脉冲串代表着从机把当前的状态按预定方式通知给主机。

作为实现本发明构思的技术方案还是，提供一种新型二线同步通信接口，包括两根信号线，即时钟线Y2CK和数据线Y2D；尤其是，该两根信号线遵循以上任一方案所述的新型二线同步通信协议。

作为实现本发明构思的技术方案还是，提供一种电气设备，包括通过线缆、插座或插头来连接其它电气设备用的接口；尤其是，该接口为以上方案所述的新型二线同步通信接口。

作为实现本发明构思的技术方案还是，提供一种新型二线同步通信接口电路，连接在一通信接口与第二电路之间，尤其是，包括：两根连接所述通信接口以进行双向数据传输的信号线，即时钟线Y2CK和数据线Y2D；所述时钟线Y2CK为该通信接口电路提供内部时钟信号线CLK；分别连接所述数据线Y2D和内部时钟信号线CLK的移位寄存器，把来自数据线Y2D的下行串行数据转换成经下行数据总线Y2_WDATA传输的下行并行数据，或锁存来自地址寄存器或寄存器堆的上行并行数据；移位输出三态门，输入端接所述下行数据总线Y2_WDATA的最低位线，输出端接所述数据线Y2D，以把移位寄存器锁存的数据串行输往所述数据线Y2D；连接所述内部时钟信号线CLK和所述下行数据总线Y2_WDATA的主状态机，完成对所述下行并行数据所携带协议命令的译码以在输出控制线上输出相应的控制信号，所述输出控制线包括：连接所述第二电路的读脉冲信号线Y2_RD、连接所述寄存器堆和第二电路的写脉冲信号线Y2_WR、连接地址寄存器的写控制信号线AR_ WR和连接所述移位输出三态门的控制端的数据方向控制线DIR，连接所述移位寄存器的锁存控制线SR_CON；所述地址寄存器还分别连接所述内部时钟信号线CLK和下行数据总线Y2_WDATA，受控或者传送该地址寄存器的内容为所述上行并行数据；或者将所述下行并行数据写入该地址寄存器；所述寄存器堆还分别连接所述内部时钟信号线CLK、下行数据总线Y2_WDATA和来自所述地址寄存器的地址数据总线AddrR，受控对各内部寄存器或者进行寻址读操作来提供所述上行并行数据，或者进行寻址写操作来将所述下行并行数据写入地址对应的内部寄存器。进一步地，该主状态机的输入线还包括连接所述第二电路的应答线ACK。

上述方案中，所述寄存器堆还包括调试寄存器DBI-r和内存访问接口寄存器MAI，该调试寄存器DBI-r还提供调试命令数据总线DBI来连接所述第二电路，内存访问接口寄存器MAI还连接来自所述第二电路的访问数据总线MAI_RDATA。更进一步，所述下行数据总线Y2_WDATA和所述地址数据总线AddrR还连往所述第二电路。

具体地，上述方案中，还包括连接所述时钟线Y2CK的毛刺滤波电路，该毛刺滤波电路的输出线为所述内部时钟信号线CLK；还包括窄脉冲发生及控制电路，该窄脉冲发生及控制电路的数据输出端经一个三态缓冲门来连接所述时钟线Y2CK，控制输出端接所述三态缓冲门的控制端，该窄脉冲发生及控制电路的输入端连接来自所述第二电路的一组状态信号线CPU-STAT、来自寄存器堆的配置寄存器CFG0的配置控制线CFG0.NOTIF或来自所述主状态机的空闲状态线Y2_IDLE。更进一步，还包括连接所述内部时钟信号线CLK的测试状态机，所述寄存器堆还包括输出数据往该测试状态机的测试寄存器TST；该测试状态机还连接所述写脉冲信号线Y2_WR，该测试状态机的输出线包括连接所述第二电路的两个使能控制信号线CP-EN和SCAN-EN。

上述方案中，所述毛刺滤波电路的输出线还包括连接所述第二电路、主状态机和所述测试状态机的复位信号线EXT_ RSTB；或还包括连接所述主状态机进行错误报告的传输错误报告线Y2_FAULTB，此时，来自寄存器堆的配置寄存器CFG0的第二配置控制线CFG0.HEN被接入该毛刺滤波电路以对该传输错误报告线Y2_FAULTB进行使能控制。

作为实现本发明构思的技术方案还是，提供一种集成电路芯片，尤其是，包括以上各方案所述的新型二线同步通信接口电路。

这些措施所采用的新型二线高效同步通信方式，主机与从机通信过程中并不需要事先约定某个工作频率，使用非常方便；可以支持的通信频率范围大，从几十KHz到几十MHz；速度快。而一般的单片机在线调试应用工作在1MHz或者更高，芯片测试则可用10MHz甚至更高，因而这些协议大大提高了芯片测试效率并节省芯片在自动化测试设备上的费用。接口电路大大节省了输入输出端口资源和芯片面积，具有实现方便的优点，尤其适合短距离传输的应用场合。

附图说明

图1为本发明Y2接口电路的结构框图；

图2为图1中主状态机的功能状态转换图；

图3为图1中测试状态机的功能状态转换图；

图4为“读地址”命令数据传输过程中的信号线时序示意图；

图5为“写地址”命令数据传输过程中的信号线时序示意图；

图6为“读数据”命令数据传输过程中的信号线时序示意图，以1字节数据输出为例；

图7为“写数据”命令数据传输过程中的信号线时序示意图，以1字节数据输入为例；

图8为Y2CK信号线的低电平大于数据结束时间T_con而小于复位时间时相关信号波形示意图；

图9为通信过程Y2CK信号线高电平超过数据结束时间T_con且CFG0.HEN=0时相关信号波形示意图；

图10为通信过程Y2CK信号线高电平超过数据结束时间T_con且CFG0.HEN=1时相关信号波形示意图；

图11为Y2CK信号线低电平超过复位时间T_rst时相关信号波形示意图；

图12为图1中主状态机的逻辑电路框图。

具体实施方式

下面，结合附图所示之最佳实施例进一步阐述本发明。

本发明提出一种全新的二线同步通信协议及方法（为简单起见，下文称Y2协议），基于两根信号线进行主从机间的双向数据传输。Y2协议进行数据传递的基础方法是：定义连接在主从机之间的该两根信号线一为时钟线Y2CK，一为数据线Y2D；空闲状态（即无任何命令传输）时，时钟线Y2CK停留在高电平，此时数据线的状态随意（即，该数据线不管是处于高电平还是低电平均对数据通信无意义）；主机通过时钟线Y2CK发出周期性的时钟信号，在该时钟信号的第一变化沿通过数据线Y2D进行数据输入或输出；从机在该时钟信号的第二变化沿通过该数据线Y2D进行数据输入或输出。这里，“第一变化沿”及“第二变化沿”可以分别具化为“下降沿”及“上升沿”，或根据需要分别具化为“上升沿”及“下降沿”。为论述方便，本文后续默认“第一变化沿”为“下降沿”，“第二变化沿”为“上升沿”。

在该基础上，Y2协议进一步对数据的通信形式进行规范，具体方法包括：令主从机间的双向数据传输是以若干个基本命令的数据传输过程为若干元素进行的组合，主从机之间的二线数据通信必以任一这些基本命令或其组合为单位进行；定义每一个基本命令的数据传输过程均开始于开始位，结束于停止位；该开始位以所述时钟线Y2CK在总线空闲（即主从机之间未有任何数据传输）时发出一个第一变化沿为标志，停止位以该时钟线Y2CK在当前基本命令的数据传输完后发出一个第二变化沿为标志。该规范方法的好处在于，数据传输的起止通过时钟线Y2CK即可约束，简单的命令开始和结束条件使得Y2接口电路因数据传输的监控复杂度降低而更容易被实现，尤其可以采用全同步的数字时序来完成电路设计。

在该规范下，为了提高接口数据处理效率以便于在线仿真或调试，本发明协议突破现有I2C协议只有数据读写两种命令的限制，扩展所述基本命令包括“读地址”（AR）、“写地址”（AW）、“读数据”（DR）和“写数据”（DW）四种命令，这些命令格式最佳实施例如表：

Figure 2013101646153100002DEST_PATH_IMAGE001

可以看到，读写地址和读写数据命令有较大差别：读写地址仅包括地址数据段；读写数据有“传输长度”、“数据输入、输出”和“等待位”段。下面以具体实施例对各个字段作详细说明。命令字的长度可以设定为2位，不同的段值对应着不同的命令，以但不限于下表为例：

命令	命令字段值（二进制值）
		读地址	10
写地址	11
		读数据	00
写数据	01

传输长度的长度可以设定为2位，不同的段值对应着所述数据输出或数据输入的不同的传输字节数，以但不限于下表为例：

传输长度段值（二进制）	传输字节数
		00	8位数据，1字节
01	16位数据，2字节（半字）
		10	24位数据，3字节
11	32位数据，4字节（字）

这样，Y2协议能支持多字节传输方式，无论是针对8位、16位或32位的主从机通讯，Y2接口都能应付自如而不会因只支持一种数据长度传输而带来性能上的损失或不足。等待位只有在执行“读数据”或者“写数据”命令时出现，为解决主从机之间时钟域不同步而设。等待位可以设定为持续x个时钟信号周期的第一电平（例如低电平）加持续一个时钟信号周期的第二电平（例如高电平），其中x为0或自然数，取决于主从机之间的时钟同步情况。利用该等待位主机可大大放宽对从机的时钟频率要求，理论上可以接近无限等待从而从机的CPU时钟频率可以因信号慢到接近直流而无穷大。

另外，本发明Y2协议还可以进一步限制在通信过程中，串行数据都是由低位到高位逐位进行传送。

根据本发明协议而引申出来的新型二线同步通信接口，可以只包括两根信号线，遵循本发明Y2协议的时钟线Y2CK和数据线Y2D。所述接口可以被运用到任一电气设备上，用来通过线缆、插座或插头来连接具有同样接口的其它电气设备。

为了实现本发明Y2协议，本发明提出了一种新型二线同步通信接口电路，结构如图1所示。该接口电路连接在一通信接口与第二电路之间，所述通信接口最简化的方式是采用本发明Y2接口，当然也有可能是复合有其它通信信号的任一连接端口。本发明接口电路一侧包括两根连接所述通信接口以进行双向数据传输的信号线，即时钟线Y2CK和数据线Y2D；另一侧包括各种解析并执行Y2协议命令而与所述第二电路进行数据交互的各种信号输入/输出线。

具体地说，如图1所示，本发明接口电路中所述时钟线Y2CK为本接口电路提供内部时钟信号线CLK。远距离传输下为了防止数据传输失真，可以在接口电路中增设一个连接所述时钟线Y2CK的毛刺滤波电路，该毛刺滤波电路利用数字滤波器，例如但不限于RC低通滤波器，对来自所述时钟线Y2CK的时钟信号进行滤毛刺操作而产生内部时钟信号并输出往所述内部时钟信号线CLK。

本发明接口电路还包括分别连接所述数据线Y2D和所述内部时钟信号线CLK的移位寄存器，把来自该数据线Y2D的下行串行数据转换成经下行数据总线Y2_WDATA传输的下行并行数据，或锁存来自地址寄存器或寄存器堆的上行并行数据。设计一个移位输出三态门，使其输入端接所述下行数据总线Y2_WDATA的最低位线，输出端接所述数据线Y2D，则有机会把移位寄存器锁存的数据逐位“串行”输往所述数据线Y2D，输出与否可由主状态机来控制。连接内部时钟信号线CLK的所述主状态机是本发明接口电路的核心，主状态机通过连接下行数据总线Y2_WDATA来接收下行并行数据并完成对其所携带协议命令的译码以在各输出控制线上输出相应的控制信号，这些输出控制线包括：连接所述第二电路的读脉冲信号线Y2_RD、连接所述寄存器堆和第二电路的写脉冲信号线Y2_WR、连接地址寄存器的写控制信号线AR_ WR和连接所述移位输出三态门的控制端的数据方向控制线DIR，连接所述移位寄存器的锁存控制线SR_CON。为了保持数据通信过程中的主从机同步以适应主从机处于不同时钟域的情况，该主状态机的输入线还包括连接所述第二电路的应答线ACK。本发明接口电路通过该内建的状态机将节省很多外部IO资源。

还分别连接所述内部时钟信号线CLK和下行数据总线Y2_WDATA的所述地址寄存器也是本接口电路不可或缺的部分，在经所述写控制信号线AR_ WR传递的信号控制下，完成本发明协议各基本命令的数据输入及输出：或者传送该地址寄存器的内容为所述上行并行数据；或者将所述下行并行数据写入该地址寄存器。连接主状态机的所述寄存器堆还分别连接所述内部时钟信号线CLK、下行数据总线Y2_WDATA和来自所述地址寄存器的地址数据总线AddrR，受控对各内部寄存器或者进行寻址读操作来提供所述上行并行数据，或者进行寻址写操作来将所述下行并行数据写入地址对应的内部寄存器。所述地址寄存器的数据若优选为8位，则可以通过它在0~255寻址范围对寄存器堆内的各内部寄存器直接寻址。所述内部寄存器包括版本寄存器REVID、器件寄存器DEVID及配置寄存器CFG0等等，可根据项目的需要进行扩展。

本发明中，对于通信的主机来说，它是在Y2CK的下降沿输出（AW/DW命令）或者接收（AR/DR命令）数据；相反，对于通信的从机来说，它在Y2CK的上升沿接收（AW/DW命令）或者输出（AR/DR命令）数据。下面结合图2的状态转换图，以执行4个基本命令过程中从机接口电路之主状态机的状态变化为例，详述图4~图7所示意的Y2接口信号线之时序变化：

“读地址（AR）”命令是要求读出从机Y2接口电路中地址寄存器的内容；主机通过它可了解从机当前地址寄存器所指定的内部寄存器。图4示意了该命令数据传输过程中的Y2接口时序。主机未发出命令时，时钟线Y2CK先处于高电平，从机先如图2处于空闲状态M_IDLE；主机先在时钟线Y2CK上发出一个下降沿（即开始位），从机主状态机的状态如图2翻转为“命令接收状态”M_INS，数据方向控制线DIR为低电平；紧接着如图4主机在每个时钟线Y2CK下降沿逐位在数据线Y2D上发送命令字段2’b10（由于LSB先发送，故Y2D看到的是2’b01），从机主状态机的状态如图2翻转为“地址输出状态”M_AR，同时通过连接移位寄存器的锁存控制线SR_CON来发出读控制脉冲AR_RD，地址寄存器的内容通过AddrR数据线被锁存到移位寄存器后，数据方向控制线DIR变为高电平，数据线Y2D变为输出线；如图4主机随之释放对数据线Y2D的驱动，从机在接着的8个时钟线Y2CK的上升沿逐位输出地址流A0~A7；随后主机在时钟线Y2CK上发出一个上升沿（停止位）来结束该命令，从机主状态机的状态如图2返回到空闲状态M_IDLE，数据方向控制线DIR降为低电平，数据线Y2D恢复为输入线。可见，一次AR数据传输过程要花费11.5个时钟信号周期。整个读地址过程读脉冲信号线Y2_RD、写脉冲信号线Y2_WR均保持低电平。

“写地址（AW）”命令是要求往Y2接口电路的地址寄存器中写入一地址；主机通过它把目标寄存器地址写到地址寄存器中来实现对从机内部寄存器的直接寻址访问。图5示意了该命令数据传输过程中的Y2接口时序。主机未发出命令时，时钟线Y2CK先处于高电平，从机先如图2处于空闲状态M_IDLE；主机先在时钟线Y2CK上发出一个下降沿（即开始位），从机主状态机的状态如图2翻转为“命令接收状态”M_INS；紧接着如图5主机在每个时钟线Y2CK下降沿逐位在数据线Y2D上发送命令字段2’b11，从机主状态机的状态如图2翻转为“地址输入状态”M_AW；如图5在往后的8个时钟线Y2CK下降沿，主机把地址流A0~A7从低位到高位逐位送出，在接收A7的同时主状态机通过写控制信号线AR_WR发出写控制信号，把移位寄存器出来的下行并行数据写入地址寄存器，该数据将一直保持在地址寄存器中直到被下一个“写地址”命令的地址数据所覆盖；完后主机在时钟线Y2CK上发出一个上升沿（停止位）来结束该命令，从机主状态机的状态如图2返回到空闲状态M_IDLE。同样，一次该AW数据传输过程要花费11.5个时钟信号周期。整个写地址过程数据方向控制线DIR、读脉冲信号线Y2_RD、写脉冲信号线Y2_WR均保持低电平。

“读数据（DR）”命令是要求读出由从机地址寄存器所指定寄存器的内容；该指定寄存器的数据可以是8位、16位、24位或者32位。图6示意了该命令数据传输过程中的Y2接口时序。从机先如图2处于空闲状态M_IDLE；主机在时钟线Y2CK上发出一个下降沿（即开始位），从机主状态机的状态如图2翻转为“命令接收状态”M_INS；紧接着如图6主机在每个时钟线Y2CK下降沿逐位在数据线Y2D上发送命令字段2’b00，从机主状态机的状态如图2翻转为“读数据长度状态”M_DR_LEN；主机如图6再发数据长度字段值2’b00（以读1个字节的数据为例），从机主状态机的状态如图2变为“读数据等待状态”M_DR_WAIT，这时数据方向控制线DIR变为高电平，主状态机在读脉冲信号线Y2_RD上发出一个时钟周期的读脉冲信号；同时主机释放对数据线Y2D的驱动，一直在时钟线Y2CK上发送时钟信号，从机在数据线Y2D上输出x个“0”；如果“读数据”命令读取的是Y2时钟域的寄存器，诸如REVID、DEVID，移位寄存器因该读脉冲信号有效而在锁存控制线SR_CON上检测到有效信号后把来自寄存器堆的数据锁存；否则，例如读取所述第二电路的寄存器，要等待来自第二电路的应答线ACK的响应脉冲，该响应脉冲到来后，锁存控制线SR_CON上方产生有效信号，从机在数据线Y2D上输出1个时钟信号周期的高电平，使来自寄存器堆的数据被锁存到移位寄存器。随后从机主状态机的状态如图2变为“读数据进行状态”M_DR_GO；如图6在接下来的8个时钟线Y2CK的上升沿逐位输出数据流D0~D7；最后，主机发送停止位，从机主状态机的状态如图2返回M_IDLE，数据方向控制线DIR变为低电平，数据线Y2D恢复为输入线。整个读数据过程写脉冲信号线Y2_WR维持在低电平。由所述“读地址”命令及该“读数据”命令的过程可见，锁存控制线SR_CON上的信号设计成取决于读控制脉冲AR_RD的有效与否，或取决于读脉冲信号线Y2_RD和应答线ACK上的信号同时有效与否。

“写数据（DW）”命令是要求往地址寄存器所指定的寄存器中写入数据；该被指定寄存器中的数据可以是8位、16位、24位或者32位。图7示意了该命令数据传输过程中的Y2接口时序，以读1个字节的数据为例。从机先如图2处于空闲状态M_IDLE；主机在时钟线Y2CK上发出一个下降沿（即开始位），从机主状态机的状态如图2翻转为“命令接收状态”M_INS；紧接着如图7主机在每个时钟线Y2CK下降沿逐位在数据线Y2D上发送命令字段2’b01（由于LSB先发送，故数据线Y2D上看到的是2’b10），从机主状态机的状态如图2翻转为“写数据长度状态”M_DW_LEN；主机如图7再发数据长度字段值2’b00，从机主状态机的状态如图2变为“写数据进行状态”M_DW_GO；在接下来的8个时钟线Y2CK的下降沿，主机如图7在数据线上逐位输出数据流D0~D7，接收完D7后，目标数据就出现在下行数据总线Y2_WDATA；从机主状态机的状态如图2变为“写数据等待状态”M_DW_WAIT，数据方向控制线DIR变为高电平，置数据线Y2D为输出口，同时在写脉冲信号线Y2_WR上发出一个时钟周期的写脉冲信号，如图7主机释放了对数据线Y2D的驱动，一直在时钟线Y2CK上发送时钟信号，从机在数据线Y2D上输出x个“0”，直到响应信号线ACK接收到第二电路的响应脉冲后，同步握手完毕，从机在数据线Y2D上输出1个时钟信号周期的高电平，而主机检测到该高电平后在时钟线Y2CK上最后发一个上升沿（停止位）来结束命令帧，从机主状态机的状态如图2返回M_IDLE，数据方向控制线DIR变为低电平，数据线Y2D恢复为输入口。整个写数据过程读脉冲信号线Y2_RD维持在低电平。

上述4个命令的数据传输过程构成了本发明协议及接口电路的数据通信方法基础。因而主从机数据通信过程中，只要主机发出的数据格式符合本发明协议，从机就会响应，藉此提高数据通信的应答速度。

本发明接口电路可以采用全同步的数字时序来设计完成。毛刺滤波电路可以采用数字低通滤波器。主状态机是本接口电路的核心，如图2所示状态机转换结合所述4个基本命令的操作步骤，可见该主状态机接收各命令前的初始状态为空闲状态M_IDLE，检测到“开始位”而进入“命令接收状态”M_INS，进而根据不同的命令字转向不同的状态，并输出与该状态相关的各种控制信号；在“读数据”“写数据”命令过程中还分别有不同的后续状态；每一命令均在“停止位”出现后返回空闲状态M_IDLE；每一命令过程中的状态演化与时钟计数相关。因此可以采用经典的两段式或三段式有限状态机来设计该主状态机，逻辑电路结构例如但不限于图12所示，主状态机包括次态生成逻辑、现态寄存器、一个计数器、若干数值比较器和若干与门。其中，计数器根据来自现态寄存器的现态决定计数初值，对来自时钟线Y2CK的时钟进行计数并输出计数值往所述次态生成逻辑；该次态生成逻辑根据所述计数值、来自移位寄存器的命令字段（SHIFT[7:6]）、来自应答线ACK的第二电路响应信号及来自现态寄存器的现态CUR_S来共同决定并输出下一状态NXT_S往所述现态寄存器；现态寄存器在来自时钟线Y2CK的时钟作用下对该下一状态NXT_S进行锁存及输出；各数值比较器则进行条件比较，各比较结果通过逻辑运算来组合确定该主状态机的输出，例如但不限于如该图12所示：将下一状态NXT_S与“读数据等待状态M_DR_WAIT”、现态CUR_S与“读数据长度状态M_DR_LEN”分别用比较器cmp1和cmp2进行比较后再经第一与门and1进行“与”运算的输出线即为所述读脉冲信号线Y2_RD；将下一状态NXT_S与“写数据等待状态M_DW_WAIT”、现态CUR_S与“写数据进行状态M_DW_GO”分别用比较器cmp3和cmp4进行比较后再经第二与门and2进行“与”运算的输出线即为所述写脉冲信号线Y2_WR；现态CUR_S与“地址输出状态M_AR”、“读数据进行状态M_DR_GO”、“读数据等待状态M_DR_WAIT”或“写数据等待状态M_DW_WAIT”经比较器cmp9的比较输出线为输往移位输出三态门的所述数据方向控制线DIR；比较器cmp5判断现态CUR_S是否等于空闲状态M_IDLE，其输出线为空闲状态线Y2_IDLE；比较器cmp6判断所述计数值是否等于10的输出线为连接地址寄存器的写控制信号线AR_WR；比较器cmp7判断命令字段是否等于2，比较器cmp8判断所述计数值是否等于2，该两比较器cmp7、cmp8的输出经第三与门and3进行“与”运算的输出线即为经由锁存控制线SR_CON送往移位寄存器的所述读控制脉冲AR_RD。

为了应对通信过程中可能发生的数据传输错误，本发明Y2协议还采用了若干方法来完善纠错机制，例如：定义数据传输过程中，一旦检测到时钟线Y2CK停留在低电平或高电平的时间超过数据结束时间T_con则判断为当前数据传输出错，主从机放弃当前传输的数据并返回空闲状态；又如：定义时钟线Y2CK的低电平超过复位时间T_rst为主机要求从机复位；一旦检测到则从机进行复位操作，主机返回空闲状态以备后续数据通信；再如：主机处于空闲状态时，由时钟线Y2CK检测到的脉冲串代表着从机把当前的状态按预定方式通知给主机。自然，在上述Y2协议实施例基础上还可以引申扩展出更多内容，不再一一陈述。下面结合图8~11介绍以上提及的几种方法及其在本发明接口电路上的扩充。

图8示意的是在时钟线Y2CK上复合传输错误报告信息的情形，相应可以在图1的所述毛刺滤波电路中利用例如但不限于RC低通滤波器来监测所述时钟线Y2CK，其输出线还包括连接所述主状态机进行错误报告的传输错误报告线Y2_FAULTB（未标注于图中）。在通信过程中，一旦如图8所述毛刺滤波电路监测到时钟线Y2CK上低电平持续时间超过数据结束时间T_con（例如但不限于10us），则该毛刺滤波电路在传输错误报告线Y2_FAULTB上产生一个宽度为T_fa的窄脉冲信号（假定该传输错误报告线为低电平有效），来通知主状态机通信出错，则如图2所示，主状态机可以由当前帧命令的任何状态返回到空闲状态M_IDLE，当前帧丢弃在通信过程中，所述毛刺滤波电路一旦监测到时钟线Y2CK上高电平持续时间超过所述数据结束时间T_con，也会产生所述宽度为T_fa的窄脉冲信号。该一特性可以通过寄存器堆的配置寄存器CFG0来关闭。如图9所示，该内部寄存器CFG0的信息位CFG0.HEN=0时，传输错误报告线Y2_FAULTB信号的输出与图8中一致。如图10所示，当CFG0.HEN=1.时，默认在通信过程中允许时钟线Y2CK停留在高电平任意长时间，所述传输错误报告功能被屏蔽。相应地，如图1所示，可以设计增加一来自配置寄存器CFG0的第二配置控制线（来传递CFG0.HEN）往所述毛刺滤波电路来对所述传输错误报告线Y2_FAULTB进行使能控制。

本发明接口电路中还可以设置所述毛刺滤波电路的输出线还包括连接第二电路的复位信号线EXT_ RSTB。如图11所示，在任何时候，所述毛刺滤波电路一旦监测到时钟线Y2CK的低电平超过复位时间T_rst（例如但不限于20us），则在所述复位信号线EXT_RSTB上输出复位信号（假定低电平有效），对第二电路有效；同时必也在所述传输错误报告线Y2_FAULTB上产生宽度为T_fa的窄脉冲信号来令主状态机返回到空闲状态M_IDLE。

另外一种复用时钟线Y2CK的情形是如图1所示，在接口电路中还包括窄脉冲发生及控制电路，该窄脉冲发生及控制电路的数据输出端经一个三态缓冲门来连接所述时钟线Y2CK，控制输出端接所述三态缓冲门的控制端，该窄脉冲发生及控制电路的输入端连接来自所述第二电路的一组状态信号线CPU-STAT、来自配置寄存器CFG0的配置控制线CFG0.NOTIF或来自主状态机的所述空闲状态线Y2_IDLE（当主状态机处于空闲状态时在该线上产生有效信号，为图1明了起见未示意该线于图中）。这样，当从机主状态机处于空闲状态且被允许时，代表其第二电路状态信息的脉冲串可以通过所述三态缓冲门由时钟线Y2CK发往主机。举例来说，当CFG0.NOTIF=1时，允许在Y2接口空闲且第二电路CPU处于暂停状态时，通过时钟线Y2CK向主机发出一个或一个以上窄脉冲，约定为代表所述CPU“处于暂停状态”这一信息；当CFG0.NOTIF=0时，这一功能被禁止或屏蔽。

本发明Y2协议的优势在于在线仿真和调试的强大命令支持。为此，如图1所示，可以设置所述寄存器堆还包括调试寄存器DBI-r和内存访问接口寄存器MAI。其中，调试寄存器DBI-r还提供调试命令数据总线DBI来连接所述第二电路，内存访问接口寄存器MAI还连接来自所述第二电路的访问数据总线MAI_RDATA。基于这些接口，可以在第二电路上扩展很多应用，例如通过对调试寄存器DBI-r的访问来实现在线仿真；内存访问寄存器MAI结合调试寄存器DBI-r来实现对芯片数据RAM、程序ROM、通用寄存器等的间接访问，从而突破了Y2协议只能直接寻址0~255的限制；这些应用因非本发明重点，不再在此赘述。另外，当寄存器堆的内部寄存器数量不足255个时，还可以设计将所述下行数据总线Y2_WDATA和所述地址数据总线AddrR还连往所述第二电路，从而实现对第二电路中的寄存器之直接寻址访问。

另外本发明还在接口电路中设置一连接所述内部时钟信号线CLK的测试状态机，所述寄存器堆还包括输出数据往该测试状态机的测试寄存器TST；该测试状态机还连接所述写脉冲信号线Y2_WR，该测试状态机的输出线包括连接所述第二电路的两个使能控制信号线：测试使能CP-EN和扫描使能SCAN-EN。这样，结合Y2协议的4个基本命令，可实现对第二电路（例如但不限于芯片）的各种测试控制。

为了完善纠错机制，图1中的所述复位信号线EXT_RSTB还可以连接到所述主状态机或所述测试状态机以进行复位控制。

测试状态机的状态转换图如3所示，可以采用的设计方法因类似主状态机不在此赘述。下表对测试命令字的预定命令值进行具体示范（实际在硬件实现中可以根据需要定义为不同的值）：

测试命令	值
		CMD_FREE	0xFF
CMD_STD	0xF1
		CMD_SCAN	0xF3
CMD_CP	0xF5

以之为例，具体说明一些测试模式下的接口操作及图3中状态相应变化如下：

进入扫描模式的步骤：

1. 主机先执行“写地址”命令把测试寄存器TST的地址写进地址寄存器；

2. 主机执行“写数据”命令把CMD_FREE写入（地址寄存器所指示的）测试寄存器TST中；测试状态机因检测到“0xFF”命令字而进入图3所示的空闲状态TST_IDLE；

3. 主机执行“写数据”命令把CMD_STD写入测试寄存器TST中；测试状态机因检测到“0xF1”命令字而转入待命状态TST_STD；

4. 主机执行“写数据”命令把CMD_SCAN写入写入测试寄存器TST中；测试状态机因检测到“0xF3”命令字而转入扫描状态TST_SCAN，置扫描使能控制信号线SCAN_EN上的信号有效。

进入测试模式的步骤：

2. 主机执行“写数据”命令把CMD_FREE写入测试寄存器TST中；测试状态机因检测到“0xFF”命令字而进入图3所示的空闲状态TST_IDLE；

4. 主机执行“写数据”命令把CMD_CP写入测试寄存器TST中；测试状态机因检测到“0xF5”命令字而转入测试状态TST_CP，置测试使能控制信号线CP_EN上的信号有效。

经FPGA试验验证，因具有接口速度快，支持频率范围广，对从机CPU时钟频率要求较低等优点，本发明协议及其应用将成为实现在线调试接口电路的首选。将本发明接口电路集成在集成电路芯片上有望成为未来芯片的主流。

综上所述，本发明的结构特征及各实施例皆已详细揭示，而可充分显示出本发明在目的及功效上均具有实施的进步性。

尽管上文对本发明已经作出详尽描述并引证了实施例，但不能理解为用来表达限定本发明所实施的范围。本领域技术人员应当理解：即凡根据本发明权利所记载技术方案的等效变化与修饰，皆应属于本发明专利涵盖的范围。

Claims

1.一种新型二线同步通信协议，基于两根信号线进行主从机间的双向数据传输；其特征在于：

空闲状态时，时钟线Y2CK停留在高电平；

2.根据权利要求1所述的新型二线同步通信协议，其特征在于：

主从机间的双向数据传输是以若干个基本命令的数据传输过程为若干元素进行的组合；

定义每一个基本命令的数据传输过程均开始于开始位，结束于停止位；

该开始位以所述时钟线Y2CK在总线空闲时发出一个第一变化沿为标志，停止位以该时钟线Y2CK在当前基本命令的数据传输完后发出一个第二变化沿为标志。

3.根据权利要求2所述的新型二线同步通信协议，其特征在于：

所述基本命令包括读地址、写地址、读数据和写数据命令，各命令格式如表：

其中，命令字的长度为2位，不同的段值对应着不同的命令；传输长度的长度为2位，不同的段值对应着所述数据输出或数据输入的不同的传输字节数；等待位为持续X个时钟信号周期的第一电平加持续一个时钟信号周期的第二电平，该X为0或自然数。

4.根据权利要求2或3所述的新型二线同步通信协议，其特征在于：所述第一变化沿为下降沿，所述第二变化沿为上升沿；所述第一电平为低电平，所述第二电平为高电平；数据的传输由低位到高位逐位进行传送；所述数据输出或数据输入的位数小于或等于32位。

5.根据权利要求1所述的新型二线同步通信协议，其特征在于：

定义数据传输过程中配置寄存器的信息位CFG0.HEN有效时，一旦检测到时钟线Y2CK停留在高电平的时间超过数据结束时间T_con则判断为当前数据传输出错，主从机放弃当前传输的数据并返回空闲状态；或

定义数据传输过程中，一旦检测到时钟线Y2CK停留在低电平的时间超过数据结束时间T_con则判断为当前数据传输出错，主从机放弃当前传输的数据并返回空闲状态。

6.根据权利要求1所述的新型二线同步通信协议，其特征在于：定义时钟线Y2CK的低电平超过复位时间T_rst为主机要求从机复位；一旦检测到则从机进行复位操作，主机返回空闲状态。

7.根据权利要求1所述的新型二线同步通信协议，其特征在于：主机处于空闲状态时，由时钟线Y2CK检测到的脉冲串代表着从机把当前的状态按预定方式通知给主机。

8.一种新型二线同步通信接口，包括两根信号线，即时钟线Y2CK和数据线Y2D；其特征在于：该两根信号线遵循权利要求１～7任一项所述的新型二线同步通信协议。

9.一种电气设备，包括通过线缆、插座或插头来连接其它电气设备用的接口；其特征在于：该接口为如权利要求8所述的新型二线同步通信接口。

10.一种新型二线同步通信接口电路，连接在一通信接口与第二电路之间，其特征在于，包括：

两根连接所述通信接口以进行双向数据传输的信号线，即时钟线Y2CK和数据线Y2D；

所述时钟线Y2CK为该通信接口电路提供内部时钟信号线CLK；

分别连接所述数据线Y2D和内部时钟信号线CLK的移位寄存器，把来自数据线Y2D的下行串行数据转换成经下行数据总线Y2_WDATA传输的下行并行数据，或锁存来自地址寄存器或寄存器堆的上行并行数据；

移位输出三态门，输入端接所述下行数据总线Y2_WDATA的最低位线，输出端接所述数据线Y2D，以把移位寄存器锁存的数据串行输往所述数据线Y2D；

连接所述内部时钟信号线CLK和所述下行数据总线Y2_WDATA的主状态机，完成对所述下行并行数据所携带协议命令的译码以在输出控制线上输出相应的控制信号，所述输出控制线包括：连接第二电路的读脉冲信号线Y2_RD、连接所述寄存器堆和第二电路的写脉冲信号线Y2_WR、连接地址寄存器的写控制信号线AR_ WR和连接所述移位输出三态门的控制端的数据方向控制线DIR，连接所述移位寄存器的锁存控制线SR_CON；

所述地址寄存器还分别连接所述内部时钟信号线CLK和下行数据总线Y2_WDATA，受控或者传送该地址寄存器的内容为所述上行并行数据；或者将所述下行并行数据写入该地址寄存器；

所述寄存器堆还分别连接所述内部时钟信号线CLK、下行数据总线Y2_WDATA和来自所述地址寄存器的地址数据总线AddrR，受控对各内部寄存器或者进行寻址读操作来提供所述上行并行数据，或者进行寻址写操作来将所述下行并行数据写入地址对应的内部寄存器。

11.根据权利要求10所述的新型二线同步通信接口电路，其特征在于：

还包括连接所述时钟线Y2CK的毛刺滤波电路，该毛刺滤波电路的输出线为所述内部时钟信号线CLK；

还包括窄脉冲发生及控制电路，该窄脉冲发生及控制电路的数据输出端经一个三态缓冲门来连接所述时钟线Y2CK，控制输出端接所述三态缓冲门的控制端，该窄脉冲发生及控制电路的输入端连接来自所述第二电路的一组状态信号线CPU-STAT、来自寄存器堆的配置寄存器CFG0的配置控制线CFG0.NOTIF或来自所述主状态机的空闲状态线Y2_IDLE；

所述主状态机的输入线还包括连接所述第二电路的应答线ACK。

12.根据权利要求11所述的新型二线同步通信接口电路，其特征在于：

所述毛刺滤波电路的输出线还包括连接所述第二电路、主状态机和所述测试状态机的复位信号线EXT_ RSTB；

或还包括连接所述主状态机进行错误报告的传输错误报告线Y2_FAULTB，此时，来自寄存器堆的配置寄存器CFG0的第二配置控制线CFG0.HEN被接入该毛刺滤波电路以对该传输错误报告线Y2_FAULTB进行使能控制。

13.根据权利要求10或11所述的新型二线同步通信接口电路，其特征在于：所述寄存器堆还包括调试寄存器DBI-r或内存访问接口寄存器MAI；该调试寄存器DBI-r还提供调试命令数据总线DBI来连接所述第二电路，内存访问接口寄存器MAI还连接来自所述第二电路的访问数据总线MAI_RDATA。

14.根据权利要求10或11所述的新型二线同步通信接口电路，其特征在于：所述下行数据总线Y2_WDATA和所述地址数据总线AddrR还连往所述第二电路。

15.根据权利要求10或11所述的新型二线同步通信接口电路，其特征在于：还包括连接所述内部时钟信号线CLK的测试状态机，所述寄存器堆还包括输出数据往该测试状态机的测试寄存器TST；该测试状态机还连接所述写脉冲信号线Y2_WR，该测试状态机的输出线包括连接所述第二电路的两个使能控制信号线CP-EN和SCAN-EN。

16.一种集成电路芯片，其特征在于：包括如权利要求10~15任一项所述的新型二线同步通信接口电路。