CN103699729B - 模乘法器 - Google Patents

Abstract

本发明公开了一种模乘法器，具体为模(2ⁿ+2^p‑1)乘法器，包括：（n+1）位二进制乘法器，CSA树压缩器阵列，（n+2）位二进制加法器，模(2ⁿ+2^p‑1)加法器。本发明的模(2ⁿ+2^p‑1)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模(2ⁿ+2^p‑1)乘法器的多次修正改为一次修正，减少了模(2ⁿ+2^p‑1)乘法器的耗费资源，可以在一个时钟周期内完成所需运算，简单高速高效。

Description

模乘法器

技术领域

本发明属于计算机和集成电路领域，具体涉及一种高速乘法器的设计。

背景技术

在介绍乘法器之前，先对余数系统(RNS，Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统，由{m₁,m₂,…,m_L}组成的L个余数基，整数X，0≤X＜M，其中M＝m₁×m₂×…×m_L，在RNS系统中有唯一的表示方式为X＝{x₁,x₂,…,x_L}，其中，表示X对于模m_i的余数。在余数系统中两个操作数进行操作，操作符为Θ，可以定义为：

{z₁,z₂,…,z_L}＝{x₁,x₂,…,x_L}Θ{y₁,y₂,…,y_L}，其中这里，Θ可以是模加法，模减法或模乘法。在余数系统中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。模(2ⁿ+2^p-1)对于扩展余数系统的动态范围，以及各运算通道之间的平衡性都有非常重要的意义，乘法器作为运算通道的主要运算单元，因此对于模(2ⁿ+2^p-1)乘法器的研究是非常有意义的。

现有的模(2ⁿ+2^p-1)乘法器，一般还是采用传统的Booth编码+Wallace(包含修正电路)+模加法器(包含修正电路)的结构，这种模(2ⁿ+2^p-1)乘法器由于使用了多次修正，尤其是Wallace中多次的修正。具体为：现有的模(2ⁿ+2^p-1)乘法器采用Booth编码结构，会产生个部分积，而个部分积需要进行取模(2ⁿ+2^p-1)的修正处理，从而使得的部分积的数量进一步增加，在Wallace和模(2ⁿ+2^p-1)加法器中同样存在多次的对模(2ⁿ+2^p-1)的处理。因而现有的模(2ⁿ+2^p-1)乘法器耗费资源非常多，相应的也造成了运算速度非常低。

发明内容

本发明的目的是为了解决现有的面向模(2ⁿ+2^p-1)乘法器耗费资源，速度较低的问题，提出了一种模(2ⁿ+2^p-1)乘法器。

本发明的技术方案是：一种模(2ⁿ+2^p-1)乘法器，包括：(n+1)位二进制乘法器，CSA(Carry Save Adder)树压缩器阵列，(n+2)位二进制加法器，模(2ⁿ+2^p-1)加法器。

设A和B为所述模(2ⁿ+2^p-1)乘法器的输入，共有(n+1)位，分别为[n:0]，Y为所述模(2ⁿ+2^p-1)乘法器的输出，共有(n+1)位，为[n:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：

所述(n+1)位二进制乘法器的两个输入端分别用于输入所述模(2ⁿ+2^p-1)乘法器的两个输入A和B，所述(n+1)位二进制乘法器的输出为P，其中，P为2n+2位，具体为[2n+1:0]；

所述CSA树压缩器阵列的六个输入端分别用于输入所述(n+1)位二进制乘法器的输出P的对应位数据的组合P[n-1:0]、P[2n-1:n]、 和(2ⁿ-2^p+2-2^p+1-1)，其中，#为连接符号，表示P的反，所述CSA树压缩器阵列的两个输出端分别为：当前位输出L[n+1:0]，进位输出H[n+1:0]；

所述(n+2)位二进制加法器的两个加数输入端分别用于输入L[n+1:0]和H[n+1:0]，所述带进位输入的(n+2)位二进制加法器的输出为T[n+2:0]；

所述模(2ⁿ+2^p-1)加法器的两个输入端口分别用于输入所述(n+2)位二进制加法器的输出T[n+2:0]的对应位T[n-1:0]和对应位的组合所述模(2ⁿ+2^p-1)加法器的输出即是所述模(2ⁿ+2^p-1)乘法器的输出Y。

本发明的有益效果：本发明的模(2ⁿ+2^p-1)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模(2ⁿ+2^p-1)乘法器的多次修正改为一次修正，可以在一个时钟周期内完成所需运算，减少了模(2ⁿ+2^p-1)乘法器的耗费资源，提高了其运算速度。

附图说明

图1是本发明的模(2ⁿ+2^p-1)乘法器结构示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。

本发明的模(2ⁿ+2^p-1)乘法器结构如图1所示，其中，1为(n+1)位二进制乘法器，2为CSA树压缩器阵列，3为(n+2)位二进制加法器，4为模(2ⁿ+2^p-1)加法器。

具体连接关系可参照发明内容部分。需要说明的是：表示P的反，#为连接符号，例如，在中，这一位为最低位，在P[2n-1:n]中，P[2n-1]这一位为最高位。

这里，模(2ⁿ+2^p-1)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模(2ⁿ+2^p-1)乘法器的多次修正改为一次修正。

在本发明的实施中，可以采用硬件描述语言(VHDL或Verilog)按照本发明所提出的模(2ⁿ+2^p-1)乘法器的结构设计出所需的模(2ⁿ+2^p-1)乘法器，便可进行仿真和综合。此乘法器可以在一个时钟周期内完成所需运算，简单高速高效，计算机仿真显示该乘法器相对于现有的模(2ⁿ+2^p-1)乘法器在面积和速度方面都有很大的提高。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。

Claims (1)

1.一种模(2ⁿ+2^p-1)乘法器，包括：(n+1)位二进制乘法器，CSA(Carry Save Adder)树压缩器阵列，(n+2)位二进制加法器，模(2ⁿ+2^p-1)加法器；

设A和B为所述模(2ⁿ+2^p-1)乘法器的输入，共有(n+1)位，分别为[n:0]，Y为所述模(2ⁿ+2^p-1)乘法器的输出，共有(n+1)位，为[n:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：

所述(n+1)位二进制乘法器的两个输入端分别用于输入所述模(2ⁿ+2^p-1)乘法器的两个输入A和B，所述(n+1)位二进制乘法器的输出为P，其中，P为2n+2位，具体为[2n+1:0]；

所述CSA树压缩器阵列的六个输入端分别用于输入所述(n+1)位二进制乘法器的输出P的对应位数据的组合P[n-1:0]、P[2n-1:n]、 和(2ⁿ-2^p+2-2^p+1-1)，其中，P表示P的反，#为连接符号，所述CSA树压缩器阵列的两个输出端分别为：当前位输出L[n+1:0]，进位输出H[n+1:0]；

所述(n+2)位二进制加法器的两个加数输入端分别用于输入L[n+1:0]和H[n+1:0]，所述带进位输入的(n+2)位二进制加法器的输出为T[n+2:0]；

所述模(2ⁿ+2^p-1)加法器的两个输入端口分别用于输入所述(n+2)位二进制加法器的输出T[n+2:0]的对应位T[n-1:0]和对应位的组合所述模(2ⁿ+2^p-1)加法器的输出即是所述模(2ⁿ+2^p-1)乘法器的输出Y。