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CN103681269B - 选择性形成高k介质层的方法 - Google Patents

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Abstract

一种选择性形成高K介质层的方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域；在第一区域的半导体衬底上形成第一氧化硅层；将半导体衬底置于原子层沉积腔室中；在第一区域的第一氧化硅层和第二区域的半导体衬底表面形成第二高K材料层，第一区域的第二高K材料层厚度大于第二区域的第二高K材料层的厚度；通入刻蚀气体，去除第二区域的第二高K材料层，在第一区域的第一氧化硅层表面形成第三高K材料层；重复第二高K材料层形成步骤和通入刻蚀气体的步骤，直至在第一区域的第一氧化硅层表面形成第一高K介质层。通过本方法，选择性的在第一区域的第一氧化硅层表面形成第一高K介质层。

Description

选择性形成高K介质层的方法
技术领域
本发明涉及半导体制作领域，特别涉及一种采用原子层沉积工艺选择性形成高K介质层的方法。
背景技术
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，传统的氧化硅作为栅介质层已经不能满足集成电路高速发展的需求，随着工艺节点的不断减小，栅氧化硅层的厚度也不断减小，栅氧化硅层厚度的减小会导致MOS晶体管的漏电流呈指数级的增长，因此高K栅介质层/金属栅极的栅极叠层结构取代现有的栅氧化硅层/多晶硅栅极被引入到MOS晶体管中。
现有的高K栅介质层的形成方法包括物理气相沉积工艺（PVD）和化学气相沉积工艺（CVD），化学气相沉积工艺主要包括原子层沉积工艺（AtomicLayerDeposition，ALD）和金属氧化物沉积工艺（MetalOrganicCVD，MOCVD）。
现有采用原子层沉积工艺形成高K介质层时，以形成氧化铪高K介质层为例，包括：步骤10，提供半导体衬底，将半导体衬底置于原子层沉积腔室中；步骤11，在原子层沉积腔室中通入第一前驱物，比如：H2O；步骤12，排出未反应的第一前驱物和反应产物；步骤13，通入第二前驱物，比如：四氯化铪；步骤14，排出未反应的第二前驱物和反应产物；重复步骤11~步骤14，直至在半导体衬底表面形成氧化铪高K介质层。
现有的采用原子层沉积工艺形成高K介质层时，难以在半导体衬底的不同区域形成不同厚度的高K介质层，不能满足半导体器件制作的要求。
更多关于高K介质层的形成工艺请参考专利号为US7192892B2的美国专利。
发明内容
本发明解决的问题是提供一种选择性形成高K介质层的方法，使不同区域形成的高K介质层具有不同的厚度。
为解决上述问题，本发明实施例提供了一种选择性形成高K介质层的方法，包括：步骤S21，提供半导体衬底，所述半导体衬底具有第一区域和第二区域；步骤S22，在第一区域的半导体衬底上形成第一氧化硅层；步骤S23，将半导体衬底置于原子层沉积腔室中；步骤S24，通入第一前驱物，在第一区域的第一氧化硅层和第二区域的半导体衬底表面形成吸附层；步骤S25，排出残留的第一前驱物和第一反应产物；步骤S26，通入第二前驱物，第二前驱物与吸附层反应，形成第一高K材料层，第一区域的第一氧化硅层表面的第一高K材料层的覆盖率大于第二区域的半导体衬底表面的第一高K材料层的覆盖率；步骤S27，排出残留的第二前驱物和第二反应产物；步骤S28，重复步骤S24至步骤S27，在第一区域的第一氧化硅层和第二区域的半导体衬底表面形成第二高K材料层，第一区域的第二高K材料层厚度大于第二区域的第二高K材料层的厚度；步骤S29，通入刻蚀气体，去除第二区域的第二高K材料层，在第一区域的第一氧化硅层表面形成第三高K材料层；步骤S30，排出残留的刻蚀气体和第三反应产物；步骤S31，重复步骤S24至步骤S30，直至在第一区域的第一氧化硅层表面形成第一高K介质层。
可选的，所述第一前驱物为水或臭氧。
可选的，第一前驱物的流量为1~300sccm，第一前驱物通入时间为0.01~10秒。
可选的，所述第二前驱物为四氯化铪、四氯化锆或三甲基铝。
可选的，所述第二前驱物的流量为1~300sccm，第二前驱物的通入时间为0.01~10秒。
可选的，所述第一高K介质层的材料为氧化铪、氧化铪或氧化铝。
可选的，所述刻蚀气体为HF。
可选的，所述刻蚀气体的流量为1~300sccm，刻蚀气体的通入时间为0.01~10秒。
可选的，所述步骤S24至步骤S27的重复次数为1~15次。
可选的，所述步骤S24至步骤S27的重复次数为5~10次。
可选的，所述步骤S24至步骤S30的重复次数为20~3000次。
可选的，所述原子层沉积腔室的压力为0.1~50托，温度为100~500摄氏度。
可选的，排出残留的第一前驱物、第一反应产物、残留的第二前驱物、第二反应产物、残留的刻蚀气体和第三反应产物的方法为：向原子层沉淀腔室通入惰性气体，排出腔室中残留的第一前驱物、第一反应产物、残留的第二前驱物、第二反应产物、残留的刻蚀气体和第三反应产物。
可选的，所述惰性气体为氮气或氩气或两者的混合物，惰性气体的通入时间为0.1~10秒。
可选的，在形成第一高K介质层后，还包括步骤：在第二区域的半导体衬底表面形成第二氧化硅层；在第一高K介质层和第二氧化硅层表面形成第二高K介质层。
可选的，所述第二高K介质层的材料与第一高K介质层的材料相同。
可选的，所述第二高K介质层的形成工艺为原子层沉积工艺。
与现有技术相比，本发明技术方案具有以下优点：
在第一区域的半导体衬底上形成第一氧化硅层，然后重复一定次数的第一前驱物通入步骤和第二前驱物通入步骤，利用氧化硅材料和硅材料的不同特性，使得第一区域Ⅰ的第一氧化硅层表面形成的第二高K材料层的厚度大于第二区域Ⅱ的半导体衬底表面形成的第二高K材料层的厚度，然后通入刻蚀气体，进行刻蚀步骤，去除第二区域Ⅱ的半导体衬底表面形成的第二高K材料层，而去除过程中第一区域Ⅰ的第一氧化硅层表面形成的第二高K材料层只会被去除一小部分，从而在第一区域Ⅰ的第一氧化硅层表面选择性的形成高K介质层，实现原子层沉积工艺的选择性。
进一步，所述进行第一前驱物通入步骤、残留的第一前驱物和第一反应产物排出步骤、第二前驱物通入步骤和残留的第二前驱物和第二反应产物排出步骤的重复次数为1~15次，使得第一区域Ⅰ的第一氧化硅层表面的第二高K材料层的覆盖率远大于第二区域Ⅱ的半导体衬底表面的第二高K材料层的覆盖率，并且第二区域Ⅱ的半导体衬底表面的第二高K材料层的覆盖率很小或者趋于零，通入刻蚀气体时，可以很方便的去除第二区域Ⅱ的半导体衬底表面形成的第二高K材料层，而第一区域Ⅰ的第一氧化硅层表面形成的第二高K材料层只会被去除一小部分。
进一步，所述刻蚀气体为HF，在去除半导体衬底表面的第二高K材料层的时候不会造成半导体衬底表面的损伤，所述刻蚀气体流量为1~300sccm，刻蚀气体的通入时间为0.01~10秒，在将半导体衬底表面的第二高K材料层去除干净的同时，不会对第一氧化硅层表面的第二高K材料层产生过量的刻蚀。
附图说明
图1~图4为现有高K介质层形成过程的剖面结构示意图；
图5为不同基底上形成的氧化铪层的覆盖率与原子层沉积过程的重复次数的对比示意图；
图6为本发明实施例选择性形成高K介质层的方法的流程示意图；
图7~图14为本发明实施例选择性形成高K介质层的过程的剖面结构示意图。
具体实施方式
发明人在现有技术MOS晶体管的制作过程中发现，为了使半导体衬底上的不同区域的MOS晶体管具有不同的阈值电压，需要调节不同区域形成的高K介质层的厚度，具体请参考图1~图4，首先，请参考图1，提供半导体衬底100，所述半导体衬底100具有第一区域Ⅰ和第二区域Ⅱ，在所述半导体衬底100上形成高K介质层101；接着，请参考图2，在所述高K介质层101表面形成掩膜层102，所述掩膜层102具有暴露第二区域Ⅱ高K介质层101表面的开口；然后，请参考图3，以所述掩膜层102为掩膜，回刻蚀去除部分厚度第二区域Ⅱ的高K介质层101，使第一区域Ⅰ和第二区域Ⅱ的高K介质层101具有不同厚度；最后，去除所述掩膜层102。但是上述方法，在去除掩膜层102时，容易对第一区域Ⅰ和第二区域Ⅱ的高K介质层101的表面造成刻蚀损伤，并且回刻蚀去除部分厚度第二区域Ⅱ的高K介质层101时，高K介质层101被去除的厚度不好控制，影响后续形成的器件的性能。
发明人进一步研究发现，另外一种防止刻蚀损伤形成不同厚度的高K介质层的方法是：形成高K介质层时，采用不同的基底材料。但是采用这种方法在不同基底材料上形成的高K介质层的厚度的差值非常有限，难以满足工艺的要求。比如：现有采用原子层沉积工艺在硅基底和氧化硅基底上可以形成不同厚度氧化铪高K介质层，硅基底和氧化硅基底上形成的氧化铪高K介质层两者的厚度的差值非常小，具体请参考图5，图5为原子层沉积工艺中硅基底和氧化硅基底上形成的氧化铪层的覆盖率与第一前驱物和第二前驱物的通入次数的关系示意图，其中横坐标表示第一前驱物和第二前驱物的通入次数（原子层沉积工艺的重复次数），纵坐标表示氧化铪层的覆盖率，所述氧化铪层的覆盖率为每平方厘米上铪原子的数量，从图中可以看出，在重复次数较小的时候，硅基底上氧化铪层的覆盖率远小于氧化硅基底上氧化铪层的覆盖率，但是随着重复次数的增加，两者的差值在逐渐减小，氧化铪层的厚度与氧化铪层的覆盖率直接相关，覆盖率越高厚度越厚，而原子层沉积工艺中，一个循环形成的氧化铪层的厚度往往小于1埃，因此要形成几十到几百埃厚度的氧化铪层时，原子层沉积工艺的重复次数需要从几十次到几百次，重复次数的增加必然使得硅基底上氧化铪层的覆盖率与氧化硅基底上氧化铪层的覆盖率之间的差异很小，从而使得硅基底上氧化铪层的厚度与氧化硅基底上氧化铪层的厚度之间的差值很小或者趋于零，显然这种厚度差异的大小远不能满足工艺发展的要求。
为解决上述问题，发明人提出一种选择性形成高K介质层的方法，参考图6，图6为本发明实施例选择性形成高K介质层的方法的流程示意图，包括：
步骤S21，提供半导体衬底，所述半导体衬底具有第一区域和第二区域；
步骤S22，在第一区域的半导体衬底上形成第一氧化硅层；
步骤S23，将半导体衬底置于原子层沉积腔室中；
步骤S24，通入第一前驱物H2O，在第一区域的第一氧化硅层和第二区域的半导体衬底表面形成吸附层，第一区域的吸附层的覆盖率大于第二区域吸附层的覆盖率；
步骤S25，排出残留的第一前驱物H2O和第一反应产物；
步骤S26，通入第二前驱物HfCl4，第二前驱物与吸附层反应，形成第一高K材料层，第一区域的第一氧化硅层表面的第一高K材料层的覆盖率大于第二区域的半导体衬底表面的第一高K材料层的覆盖率；
步骤S27，排出残留的第二前驱物HfCl4和第二反应产物；
步骤S28，重复步骤S24至步骤S27，在第一区域的第一氧化硅层和第二区域的半导体衬底表面形成第二高K材料层，第一区域的第二高K材料层厚度大于第二区域的第二高K材料层的厚度；
步骤S29，通入刻蚀气体HF，去除第二区域的第二高K材料层，在第一区域的第一氧化硅层表面形成第三高K材料层；
步骤S30，排出残留的刻蚀气体和第三反应产物；
步骤S31，重复步骤S24至步骤S30，直至在第一区域的第一氧化硅层表面形成氧化铪层；
步骤S32，在第二区域的半导体衬底表面形成第二氧化硅层；采用原子层沉积工艺在第一氧化铪层和第二氧化硅层表面形成第二氧化铪层。
下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图7~图14为本发明实施例选择性形成高K介质层的过程的剖面结构示意图。
参考图7，提供半导体衬底300，所述半导体衬底300具有第一区域Ⅰ和第二区域Ⅱ；在所述半导体衬底300内形成浅沟槽隔离结构301，所述浅沟道隔离结构301用于电性隔离后续在所述第一区域Ⅰ的半导体衬底和第二区域Ⅱ的半导体衬底上形成的半导体器件。
在第一区域Ⅰ的半导体衬底300上，后续采用选择性原子层沉积工艺在第一区域Ⅰ的第一氧化硅层表面形成第一高K介质层时，第二区域Ⅱ的半导体衬底300上不会形成高K介质材料，在形成第一高K介质层后，采用非选择性的原子层沉积工艺在第一高K介质层和第二区域Ⅱ的半导体衬底300上形成第二高K介质层，从而使得第一区域Ⅰ的半导体衬底300上形成的高K介质层（包括第一高K介质层和第二高K介质层）的厚度与第二区域Ⅱ的半导体衬底300上形成的高K介质层（第二高K介质层）的厚度不相同，并且第一区域Ⅰ的半导体衬底300上高K介质层的厚度与第二区域Ⅱ的半导体衬底300上高K介质层的厚度的差值的大小与第一区域Ⅰ的半导体衬底300上形成的第一高K介质层的厚度直接相关，使得第一区域Ⅰ的高K介质层的厚度与第二区域Ⅱ的高K介质层的厚度的差值可以有较大的变动范围，不仅满足工艺的需求，而且形成的高K介质层不会受到刻蚀的损伤，提高了高K介质层形貌的均匀性。
所述第一区域Ⅰ形成的高K介质层后续作为第一晶体管的栅介质层，第二区域Ⅱ形成的高K介质层后续作为第二晶体管的栅介质层，从而使得第一晶体管和第二晶体管具有不同的阈值电压。
在本发明的其他实施例中，所述第一区域Ⅰ形成的高K介质层后续作为阻变式随机存储器（ResistiveRandomAccessMemory，RRAM）的存储介质，第二区域Ⅱ形成的高K介质层后续作为第三晶体管的栅介质层，第三晶体管可以作为选择晶体管或其他功能的晶体管。
所述半导体衬底300为硅衬底、锗衬底、氮化镓衬底、玻璃衬底、绝缘体上硅衬底、绝缘体上锗衬底等其中的一种。在本实施例中，所述半导体衬底300为硅衬底。
参考图8，在第一区域Ⅰ的半导体衬底300表面形成第一氧化硅层302。
所述第一氧化硅层302的形成工艺为热氧化工艺或化学气相沉积工艺或者其他合适的工艺。
所述第一氧化硅层302形成的具体过程为：采用热氧化工艺在所述半导体衬底300表面形成第一氧化硅薄膜；在第一氧化硅薄膜表面形成掩膜层，所述掩膜层具有暴露第二区域Ⅱ的第一氧化硅薄膜表面的开口；以所述掩膜层为掩膜，刻蚀去除第二区域Ⅱ的第一氧化硅薄膜，在第一区域Ⅰ的半导体衬底300表面形成第一氧化硅层302；去除所述掩膜层。
所述第一氧化硅层302的斥水性小于硅衬底的斥水性，后续在通入第一前驱物，形成吸附层时，第一区域Ⅰ的第一氧化硅层302表面形成的吸附层的覆盖率大于第二区域Ⅱ的半导体表面300形成的吸附层的覆盖率，使得第一区域Ⅰ的第一氧化硅层302表面的活性大于第二区域Ⅱ的半导体衬底300表面的活性。
参考图9，将半导体衬底300置于原子层沉积腔室（图中未示出）中；进行第一前驱物通入步骤：通入第一前驱物，在第一区域Ⅰ的第一氧化硅层302和第二区域Ⅱ的半导体衬底300表面形成吸附层（图中未示出），第一区域Ⅰ的吸附层的覆盖率大于第二区域Ⅱ吸附层的覆盖率；进行残留的第一前驱物和第一反应产物排出步骤：通入惰性气体，排出原子层沉积腔室中残留的第一前驱物和第一反应产物；进行第二前驱物通入步骤：通入第二前驱物，第二前驱物与吸附层反应，形成第一高K材料层303，第一区域Ⅰ的第一氧化硅层302表面的第一高K材料层303的覆盖率大于第二区域Ⅱ的半导体衬底300表面的第一高K材料层303的覆盖率；进行残留的第二前驱物和第二反应产物排出步骤：排出原子层沉积腔室中残留的第二前驱物和第二反应产物。
采用第一前驱物对第一区域Ⅰ的第一氧化硅层302和第二区域Ⅱ的半导体衬底300表面进行处理，形成吸附层302，所述吸附层302为单原子层结构，所述吸附层302在后续形成第一高K材料层时提供反应用的氧化基团，由于第一氧化硅层302和半导体衬底300的材料和采用第一前驱物进行处理时表现的特性不一样，第一区域Ⅰ的吸附层的覆盖率大于第二区域Ⅱ吸附层的覆盖率，所述吸附层的覆盖率为每平方厘米的第一氧化硅层或半导体衬底表面的吸附层材料原子的数量。覆盖率的增大会增加材料表面的活性，因此第一区域Ⅰ的第一氧化硅层302的表面活性大于第二区域Ⅱ的半导体衬底300的表面活性，后续通入第二前驱物，进行反应形成第一高K材料层时，第一区域Ⅰ的吸附层能提供更多的氧化基团，使得第一区域Ⅰ的第一氧化硅层302表面形成的第一高K材料层的覆盖率要大于第二区域Ⅱ的半导体衬底300表面形成的第一高K材料层的覆盖率。第一高K材料层的覆盖率为第一氧化硅层或第二区域Ⅱ的半导体衬底表面每平方厘米面积上高K材料中金属原子的数量。
所述第一前驱物为水（H2O）或者臭氧（O3），当第一前驱物为水时，通过氮气作为载气将水以气体的形式供入原子层沉积腔室中。
在本实施例中，所述第一前驱物为水，形成的吸附层材料为氢氧元素，以氢氧键的形式与第一氧化硅层302表面和半导体衬底300表面连接，由于氧化硅材料的斥水性要小于硅材料的斥水性，因此第一区域Ⅰ的第一氧化硅层302表面形成的吸附层的覆盖率要大于第二区域Ⅱ的半导体衬底300表面形成的吸附层的覆盖率，即每平方厘米的第一氧化硅层302表面氢氧根的数量要大于每平方厘米的第二区域Ⅱ的半导体衬底300表面的氢氧根的数量，使得第一区域Ⅰ的第一氧化硅层302的表面活性大于第二区域Ⅱ的半导体衬底300的表面活性。
所述第一前驱物的流量为1~300sccm，第一前驱物通入的时间为0.01~10秒。
在形成吸附层之后，向原子层沉淀腔室通入惰性气体，排出原子层沉积腔室中残留的第一前驱物和第一反应产物，防止通入第二前驱物时，原子层沉积腔室中残留的第一前驱物与第二前驱物直接反应，不利于第一高K材料层的形成。
所述惰性气体为氮气或氩气或两者的混合物，惰性气体的通入时间为0.1~10秒。
在排除残留的第一前驱物和第一反应产物之后，向原子层沉积腔室中通入第二前驱物，第二前驱物与吸附层反应，形成第一高K材料层303。
所述第二前驱物为四氯化铪（HfCl4）、四氯化锆（ZrCl4）或三甲基铝（TMA），所述第二前驱物的流量为1~300sccm，第二前驱物的通入时间为0.01~10秒，本实施例中，所述第二前驱物为四氯化铪（HfCl4），四氯化铪（HfCl4）与吸附层反应形成单原子层的氧化铪层（第一高K材料层），由于第一区域Ⅰ的第一氧化硅层302表面形成的吸附层的覆盖率要大于第二区域Ⅱ的半导体衬底300表面形成的吸附层的覆盖率，因此第一区域Ⅰ的第一氧化硅层302表面形成的第一高K材料层303的覆盖率大于第二区域Ⅱ的半导体衬底300表面形成的第一高K材料层303的覆盖率，第一高K材料层303的覆盖率的大小与后续形成的第二高K材料层的厚度直接相关，第一高K材料层303的覆盖率越高，后续形成的第二高K材料层的厚度越厚。需要说明的是，第一高K材料层303的覆盖率为第一氧化硅层302或第二区域Ⅱ的半导体衬底300表面每平方厘米面积上高K材料中金属原子的数量。在本发明的其他实施例中，当所述第二前驱物为四氯化锆（ZrCl4）或三甲基铝（TMA）时，形成的第二高K材料层为单原子层的氧化锆或氧化铝。
形成第一高K材料层303后，还包括：向原子层沉淀腔室通入惰性气体，排出原子层沉积腔室中残留的第二前驱物和第二反应产物。
参考图10，进行形成第二高K材料层304的步骤：依次重复第一前驱物通入步骤、残留的第一前驱物和第一反应产物排出步骤、第二前驱物通入步骤和残留的第二前驱物和第二反应产物排出步骤，直至在第一区域Ⅰ的第一氧化硅层302和第二区域Ⅱ的半导体衬底300表面形成第二高K材料层304。
第二高K材料层304为单原子层的第一高K材料层303（参考图9）的多层堆叠结构，由于第一区域Ⅰ的第一氧化硅层302表面形成的第一高K材料层303的覆盖率大于第二区域Ⅱ的半导体衬底300表面形成的第一高K材料层303的覆盖率，因此第一区域Ⅰ的第一氧化硅层302表面的第二高K材料层304的覆盖率大于第二区域Ⅱ的半导体衬底300表面的第二高K材料层304的覆盖率，即第一区域Ⅰ的第一氧化硅层302表面的第二高K材料层304的厚度会大于第二区域Ⅱ的半导体衬底300表面的第二高K材料层304的厚度。
所述依次进行第一前驱物通入步骤、残留的第一前驱物和第一反应产物排出步骤、第二前驱物通入步骤和残留的第二前驱物和第二反应产物排出步骤的重复次数为1~15次，较佳的所述重复次数为5~10次，使得第一区域Ⅰ的第一氧化硅层302表面的第二高K材料层304的覆盖率远大于第二区域Ⅱ的半导体衬底300表面的第二高K材料层304的覆盖率，并且第二区域Ⅱ的半导体衬底300表面的第二高K材料层304的覆盖率很小或者趋于零。请参考图5，原子层沉积工艺的重复次数在小于20时，氧化硅基底上形成的氧化铪的覆盖率要远大于硅基底上形成的氧化铪的覆盖率，并且硅基底上形成的氧化铪的覆盖率很小或趋于零，本发明利用上述特性，使得第一区域Ⅰ的第一氧化硅层302表面形成的第二高K材料层304的覆盖率（厚度）远大于第二区域Ⅱ的半导体衬底300表面形成的第二高K材料层304的覆盖率（厚度），后续通入刻蚀气体时，可以很方便的去除第二区域Ⅱ的半导体衬底300表面形成的第二高K材料层304，而第一区域Ⅰ的第一氧化硅层302表面形成的第二高K材料层304只会被去除一小部分，从而在第一区域Ⅰ的第一氧化硅层302表面选择性的形成高K介质层，实现原子层沉积工艺的选择性。
参考图11，进行刻蚀步骤：通入刻蚀气体，去除第二区域Ⅱ的半导体衬底300表面的第二高K材料层304（参考图10），在第一区域Ⅰ的第一氧化硅层302表面形成第三高K材料层305；进行残留的刻蚀气体和第三反应产物排出步骤：通入惰性气体，排出残留的刻蚀气体和第三反应产物排出步骤。
通入刻蚀气体HF，在去除第二区域Ⅱ的半导体衬底300表面的第二高K材料层304的同时，也会去除第一区域Ⅰ的第一氧化硅层302表面的部分第二高K材料层304，第一氧化硅层302表面剩余的第二高K材料层作为第三高K材料层305。另外，由于第一区域Ⅰ的第一氧化硅层302表面形成的第二高K材料层304的覆盖率远大于第二区域Ⅱ的半导体衬底300表面形成的第二高K材料层304的覆盖率，因此在完全去除第二区域Ⅱ的半导体衬底300表面的第二高K材料层304时，第一氧化硅层302表面的第二高K材料层304被去除量非常小。
所述刻蚀气体为HF，在去除半导体衬底300表面的第二高K材料层304的时候不会造成半导体衬底表面的损伤，所述刻蚀气体流量为1~300sccm，刻蚀气体的通入时间为0.01~10秒，在将干净去除半导体衬底300表面的第二高K材料层304的同时，不会对第一氧化硅层302表面的第二高K材料层304产生过量的刻蚀。
进行刻蚀的步骤、排出残留的刻蚀气体和第三反应产物步骤和前述形成第二高K材料层304的步骤构成选择性原子层沉积工艺的一个过程，选择性原子层沉积工艺的一个过程形成的第二高K材料层304厚度（几埃到十几埃）仍较小，难以满足工艺的要求。
参考图12，重复第二高K材料层304的形成步骤、进行刻蚀的步骤、排出残留的刻蚀气体和第三反应产物步骤，直至在第一区域Ⅰ的第一氧化硅层302表面形成第一高K介质层306。
所述重复形成第二高K材料层304的步骤、进行刻蚀的步骤、排出残留的刻蚀气体和第三反应产物步骤的重复次数为20~3000次，以形成一定厚度的第一高K介质层306，较佳的，所述重复次数为50~1000次。
通过选择性原子层沉积工艺，选择性的在第一区域Ⅰ的第一氧化硅层302表面形成第一高K介质层306，而在第二区域Ⅱ的半导体衬底300表面不会形成高K介质材料，后续在第一区域Ⅰ的第一高K介质层306表面和第二区域Ⅱ的半导体衬底300表面形成第二高K介质层时，使得第一区域Ⅰ的高K介质层（包括：第一高K介质层和第二高K介质层）的厚度大于第二区域Ⅱ的高K介质层（第二高K介质层）的厚度，即第一区域Ⅰ的高K介质层的厚度和第二区域Ⅱ的高K介质层的厚度的差值为通过选择性原子层沉积工艺形成的第一高K介质层306的厚度，第一高K介质层306的厚度可以根据选择性原子层沉积工艺重复次数来控制，具有较大的范围，满足工艺多样化的需求。
参考图13，在第二区域Ⅱ的半导体衬底300表面形成第二氧化硅层307。
所述第二氧化硅层307的形成工艺为热氧化工艺，第二氧化硅层307的厚度可以与第一氧化硅层302的厚度相同也可以不同。
参考图14，采用原子层沉积工艺在第一高K介质层306和第二氧化硅层307表面形成第二高K介质层308。所述原子层沉积工艺为现有的原子层沉积工艺，即沉积过程中不会采用刻蚀气体。
所述第二高K介质层308的材料与第一高K介质层306的相同，本实施例中，所述第二高K介质层308的材料为氧化铪。
通过选择性原子层沉积工艺，选择性的在第一区域Ⅰ的第一氧化硅层302表面形成第一高K介质层306时，在第二区域Ⅱ的半导体衬底300表面不会形成高K介质材料，然后在第一区域Ⅰ的第一高K介质层306表面和第二区域Ⅱ的半导体衬底300表面形成第二高K介质层308时，使得第一区域Ⅰ的高K介质层（包括：第一高K介质层306和第二高K介质层308）的厚度大于第二区域Ⅱ的高K介质层（第二高K介质层308）的厚度，即第一区域Ⅰ的高K介质层的厚度和第二区域Ⅱ的高K介质层的厚度的差值为第一高K介质层306的厚度，第一高K介质层306的厚度可以根据选择性原子层沉积工艺重复次数来控制，具有较大的范围，满足工艺多样化的需求。
综上，本发明实施例选择性形成高K介质层的方法，在第一区域的半导体衬底上形成第一氧化硅层，然后重复一定次数的第一前驱物通入步骤和第二前驱物通入步骤，利用氧化硅材料和硅材料的不同特性，使得第一区域Ⅰ的第一氧化硅层表面形成的第二高K材料层的厚度大于第二区域Ⅱ的半导体衬底表面形成的第二高K材料层的厚度，然后通入刻蚀气体，进行刻蚀步骤，去除第二区域Ⅱ的半导体衬底表面形成的第二高K材料层，而去除过程中第一区域Ⅰ的第一氧化硅层表面形成的第二高K材料层只会被去除一小部分，从而在第一区域Ⅰ的第一氧化硅层表面选择性的形成高K介质层，实现原子层沉积工艺的选择性。
进一步，所述进行第一前驱物通入步骤、残留的第一前驱物和第一反应产物排出步骤、第二前驱物通入步骤和残留的第二前驱物和第二反应产物排出步骤的重复次数为1~15次，使得第一区域Ⅰ的第一氧化硅层表面的第二高K材料层的覆盖率远大于第二区域Ⅱ的半导体衬底表面的第二高K材料层的覆盖率，并且第二区域Ⅱ的半导体衬底表面的第二高K材料层的覆盖率很小或者趋于零，通入刻蚀气体时，可以很方便的去除第二区域Ⅱ的半导体衬底表面形成的第二高K材料层，而第一区域Ⅰ的第一氧化硅层表面形成的第二高K材料层只会被去除一小部分。
进一步，所述刻蚀气体为HF，在去除半导体衬底表面的第二高K材料层的时候不会造成半导体衬底表面的损伤，所述刻蚀气体流量为1~300sccm，刻蚀气体的通入时间为0.01~10秒，在将半导体衬底表面的第二高K材料层去除干净的同时，不会对第一氧化硅层表面的第二高K材料层产生过量的刻蚀。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种选择性形成高K介质层的方法，其特征在于，包括：
步骤S21，提供半导体衬底，所述半导体衬底具有第一区域和第二区域；
步骤S22，在第一区域的半导体衬底上形成第一氧化硅层；
步骤S23，将半导体衬底置于原子层沉积腔室中；
步骤S24，通入第一前驱物，在第一区域的第一氧化硅层和第二区域的半导体衬底表面形成吸附层；
步骤S25，排出残留的第一前驱物和第一反应产物；
步骤S26，通入第二前驱物，第二前驱物与吸附层反应，形成第一高K材料层，第一区域的第一氧化硅层表面的第一高K材料层的覆盖率大于第二区域的半导体衬底表面的第一高K材料层的覆盖率；
步骤S27，排出残留的第二前驱物和第二反应产物；
步骤S28，重复步骤S24至步骤S27，在第一区域的第一氧化硅层和第二区域的半导体衬底表面形成第二高K材料层，第一区域的第二高K材料层厚度大于第二区域的第二高K材料层的厚度，其中，步骤S24至步骤S27的重复次数小于20次；
步骤S29，通入刻蚀气体，去除第二区域的第二高K材料层，在第一区域的第一氧化硅层表面形成第三高K材料层；
步骤S30，排出残留的刻蚀气体和第三反应产物；
步骤S31，重复步骤S24至步骤S30，直至在第一区域的第一氧化硅层表面形成第一高K介质层。
2.如权利要求1所述的选择性形成高K介质层的方法，其特征在于，所述第一前驱物为水或臭氧。
3.如权利要求2所述的选择性形成高K介质层的方法，其特征在于，第一前驱物的流量为1～300sccm，第一前驱物通入时间为0.01～10秒。
4.如权利要求2所述的选择性形成高K介质层的方法，其特征在于，所述第二前驱物为四氯化铪、四氯化锆或三甲基铝。
5.如权利要求4所述的选择性形成高K介质层的方法，其特征在于，所述第二前驱物的流量为1～300sccm，第二前驱物的通入时间为0.01～10秒。
6.如权利要求4所述的选择性形成高K介质层的方法，其特征在于，所述第一高K介质层的材料为氧化铪、氧化锆或氧化铝。
7.如权利要求4所述的选择性形成高K介质层的方法，其特征在于，所述刻蚀气体为HF。
8.如权利要求7所述的选择性形成高K介质层的方法，其特征在于，所述刻蚀气体的流量为1～300sccm，刻蚀气体的通入时间为0.01～10秒。
9.如权利要求1所述的选择性形成高K介质层的方法，其特征在于，所述步骤S24至步骤S27的重复次数为1～15次。
10.如权利要求9所述的选择性形成高K介质层的方法，其特征在于，所述步骤S24至步骤S27的重复次数为5～10次。
11.如权利要求1所述的选择性形成高K介质层的方法，其特征在于，所述步骤S24至步骤S30的重复次数为20～3000次。
12.如权利要求1所述的选择性形成高K介质层的方法，其特征在于，所述原子层沉积腔室的压力为0.1～50托，温度为100～500摄氏度。
13.如权利要求1所述的选择性形成高K介质层的方法，其特征在于，排出残留的第一前驱物、第一反应产物、残留的第二前驱物、第二反应产物、残留的刻蚀气体和第三反应产物的方法为：向原子层沉淀腔室通入惰性气体，排出腔室中残留的第一前驱物、第一反应产物、残留的第二前驱物、第二反应产物、残留的刻蚀气体和第三反应产物。
14.如权利要求13所述的选择性形成高K介质层的方法，其特征在于，所述惰性气体为氮气或氩气或两者的混合物，惰性气体的通入时间为0.1～10秒。
15.如权利要求1所述的选择性形成高K介质层的方法，其特征在于，在形成第一高K介质层后，还包括步骤：在第二区域的半导体衬底表面形成第二氧化硅层；在第一高K介质层和第二氧化硅层表面形成第二高K介质层。
16.如权利要求15所述的选择性形成高K介质层的方法，其特征在于，所述第二高K介质层的材料与第一高K介质层的材料相同。
17.如权利要求15所述的选择性形成高K介质层的方法，其特征在于，所述第二高K介质层的形成工艺为原子层沉积工艺。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150140838A1 (en) * 2013-11-19 2015-05-21 Intermolecular Inc. Two Step Deposition of High-k Gate Dielectric Materials
TWI627749B (zh) * 2014-11-24 2018-06-21 聯華電子股份有限公司 半導體結構與半導體圖案結構
WO2018022510A1 (en) * 2016-07-25 2018-02-01 Tokyo Electron Limited Monolayer film mediated precision material etch
KR102631150B1 (ko) 2017-05-15 2024-01-29 도쿄엘렉트론가부시키가이샤 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및에칭
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
SG11202100492RA (en) * 2018-07-17 2021-03-30 Kokusai Electric Corp Method of manufacturing semiconductor device, substrate processing apparatus, and program
US12169361B2 (en) * 2019-07-30 2024-12-17 Asm Ip Holding B.V. Substrate processing apparatus and method
EP3892585A1 (en) * 2020-04-09 2021-10-13 Imec VZW Growing a dielectric material on a surface
CN113643980A (zh) * 2021-07-27 2021-11-12 上海华力集成电路制造有限公司 一种半导体器件及其形成方法
CN115831868B (zh) * 2023-01-06 2023-05-12 合肥晶合集成电路股份有限公司 半导体器件的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299155A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037574B2 (en) * 2001-05-23 2006-05-02 Veeco Instruments, Inc. Atomic layer deposition for fabricating thin films
TW200408323A (en) * 2002-08-18 2004-05-16 Asml Us Inc Atomic layer deposition of high k metal oxides
US7192892B2 (en) 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US7192824B2 (en) * 2003-06-24 2007-03-20 Micron Technology, Inc. Lanthanide oxide / hafnium oxide dielectric layers
US7431966B2 (en) * 2003-12-09 2008-10-07 Micron Technology, Inc. Atomic layer deposition method of depositing an oxide on a substrate
US8404594B2 (en) * 2005-05-27 2013-03-26 Freescale Semiconductor, Inc. Reverse ALD
US7605030B2 (en) * 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
US7670894B2 (en) * 2008-04-30 2010-03-02 Intel Corporation Selective high-k dielectric film deposition for semiconductor device
CN102104042B (zh) * 2009-12-21 2013-01-09 中国科学院微电子研究所 一种半导体器件
US8541270B2 (en) * 2011-10-07 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Finlike structures and methods of making same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299155A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法

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