CN103592489A - 数字示波器深存储设计方法 - Google Patents
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Abstract
本发明属电子测量仪器领域，本发明的数字示波器深存储设计方法，包括如下步骤：（1）数据写入DDR2SDRAM时，前端采样得到的数据经过前抽点后存入前FIFO进行暂存；（2）每存到MCB核的一个突发长度的数据量就写入MCB核内部的写数据FIFO中，直到写入足够的数据；（3）数据从DDR2SDRAM读出时，MCB核控制DDR2SDRAM将数据读出到它的读数据FIFO中；（4）然后经过后抽点存入后FIFO中，最后由DSP从后FIFO把数据读走。本发明采用这种分区交替存储的方式来设计数字示波器的深存储功能，并实现了深存储下预触发、后触发、停止展宽、平移、压缩等具体功能，且达到很好的效果。
Description
技术领域
本发明属电子测量仪器领域，尤其涉及一种数字示波器深存储设计方法。
背景技术
存储深度是对数字示波器存储采样点数的一个度量，是数字示波器的一项非常重要的指标。存储深度越大，就能够储存更多的采样点，包含更多的波形细节，提高数字示波器所捕获波形的质量。比如要对一个脉冲串行不间断捕捉，就要求数字示波器拥有足够的存储空间来保证整个事件被捕获。具有大存储深度的数字示波器叫深存储数字示波器，它具有同时分析高频和低频信号的能力。可见，深存储技术的不断提升，已成为数字示波器发展的重要的推动力量。
数字示波器存储深度做的比较大，一般也要在10MPTS以上。FPGA内部的RAM理论上可以作为深存储器，然而常用的FPGA的RAM资源都是很有限的，一般只有几兆Byte。而且，FPGA内部的RAM还要作为它用，所以这种方法不可取。采用外部容量较大的SRAM来充当深存储器也是一种可以实现的方法，但价格昂贵。
发明内容
本发明的技术效果能够克服上述缺陷，提供一种数字示波器深存储设计方法，其利用高速率的DDR2SDRAM作为深存储器，能够做到比较大的存储深度，既满足了指标又节约了成本，给深存储数字示波器的优化设计提供了平台。。
为实现上述目的，本发明采用如下技术方案：其包括如下步骤：
（1）数据写入DDR2SDRAM时，前端采样得到的数据经过前抽点后存入前FIFO进行暂存；
（2）每存到MCB核的一个突发长度的数据量就写入MCB核内部的写数据FIFO中，直到写入足够的数据；
（3）数据从DDR2SDRAM读出时，MCB核控制DDR2SDRAM将数据读出到它的读数据FIFO中；
（4）然后经过后抽点存入后FIFO中，最后由DSP从后FIFO把数据读走。
采集系统要实现双通道各1GSPS的采样率，深存储器就要对这个高速数据流进行存储。
设计中，进入前FIFO的250MSPS的32bit数据是采样、降速后得到的4个并行的点，（即8bit×4）中标明了后续传输中数据的位宽和速率.其中DDR2SDRAM的外部时钟为333MHz，由于它是双边沿传输数据，故而数据流为667MSPS。其他时钟使用的是166MHz，主要原则是后面数据读出的速率必须大于前面数据写入的速率，以免造成数据的丢失。整个DDR2读写以及刷新等过程都是由FPGA内部集成的MCBIP核控制的，只需要对MCB核进行正确设置即可。
本发明的数字示波器深存储设计方法就是采用这种分区交替存储的方式来设计数字示波器的深存储功能，并实现了深存储下预触发、后触发、停止展宽、平移、压缩等具体功能，且达到很好的效果。
附图说明
图1为本发明的深存储数据流程图；
图2为本发明的深存储触发地址产生原理图；
图3为本发明的分区交替存储产生原理图。
具体实施方式
本发明的数字示波器深存储设计方法，包括如下步骤：
（1）数据写入DDR2SDRAM时，前端采样得到的数据经过前抽点后存入前FIFO进行暂存；
（2）每存到MCB核的一个突发长度的数据量就写入MCB核内部的写数据FIFO中，直到写入足够的数据；
（3）数据从DDR2SDRAM读出时，MCB核控制DDR2SDRAM将数据读出到它的读数据FIFO中；
（4）然后经过后抽点存入后FIFO中，最后由DSP从后FIFO把数据读走。
深存储触发地址设计：
本发明最核心的任务就是DDR2SDRAM读写控制，具体操作由MCB核完成，对于FPGA内部设计的关键就是根据系统需求产生正确的触发地址。下面就说明这个深存储触发地址产生原理，这里仅以预触发为例，后触发的深存储原理可以以此类推。
根据普通存储预触发原理，存储满预触发深度后，要边读边写，直到触发到来，才一直写满存储器，有效的波形是从触发点前N个采样数据开始的。深存储稍有不同，如附图2所示，N代表预触发深度，CNT1、CNT2是2个计数器，Ready是预触发深度满标志，Trigged是触发产生标志。其地址产生原理为：当DDR2写开始时，（这里固定从DDR2SDRAM零地址开始写），CNT1就开始计数；当计数值等于预触发深度N时，处于READY状态，与普通采集不同，此时不会边读边写，而是继续往DDR2SDRAM中写入数据；与此同时，从预触发深度满起，CNT2开始计数，直到触发到来停止。并把触发地址（d点）送给DSP；而CNT1继续计数，由于CNT1的最大值刚好设置得和存储深度一样，计数到最大值（即存储器的最大地址e点）之后再加1就跳变为0（即到存储器的零地址a点）继续计数；当CNT1的值等于CNT2的值时，计数停止，此时DDR2SDRAM写停止，并把写停止地址(c点)送给DSP。由附图2可见，触发地址d点和写停止地址c点之间的距离恰好是预触发深度。也就是说，只要获得触发到来的地址，往前推一个预触发深度的距离，就是DSP的读起始地址。而且从c点读到e点，接着再从a点读到c点，这是一个连续的波形存储区，长度正好是设置的最大存储深度。
综上所述，用DDR2SDRAM做存储器，实现了数字示波器的预触发功能。虽然控制上与普通采集使用FIFO作为存储器有所区别，但是都体现了预触发的基本原理。知道了存储在DDR2SDRAM中数据是怎样的，读取数据就比较简单，仅需要知道读取的数据量和起始地址即可。
分区交替深存储设计：
由于对DDR2SDRAM的读和写不能够同时进行，数字示波器正常运行时，采用上述方法设计的深存储功能是没有问题的。但是，如果程序正在写DDR2SDRAM的过程中，示波器的使用者按了STOP键。然后在屏幕上把波形展开，这时就要重新读取DDR2SDRAM中的数据，但是此时正在进行写操作，原来的数据已经被破坏。结果是，写过程没有完成，存储空间的数据是不完整的，读出来的数据就不对。如果把一个大存储量的DDR2颗粒的存储空间划分为2部分：DDR2-BLOCK0和DDR2-BLOCK1，就能够进行分区交替存储，解决这一问题。
下面仍以预触发为例介绍这种深存储技术，后触发的情况类似。如附图3所示，从e点把一个DDR2SDRAM分为2块大小相同的存储区域：DDR2-BLOCK0和DDR2-BLOCK1。2个区域的控制一模一样，只是在起始和终止地址上不同，就连FPGA内部的模块都是复用的，只需设置一个控制量BLOCK-SEL即可，当对DDR2-BLOCK0进行操作时，让BLOCK-SEL为0，其他同深存储基本方案；当DDR2-BLOCK1进行操作时，让BLOCK-SEL为1，只是在地址上加1个偏移即可，其他完全复用原来的模块。设DDR2SDRAM的容量为M，则DDR2-BLOCK1的起始地址不在是0，而是M/2。
在该方案下，假设先让BLOCK-SEL=0。此时DDR2-BLOCK0处于激活状态，对DDR2SDRAM的任何操作都是针对DDR2-BLOCK0。让写使能有效，直到检测到满标志。此时，DDR2-BLOCK0被写满，可以进行读操作。下一次写，则让BLOCK-SEL=1，此时DDR2-BLOCK1处于激活状态，对DDR2SDRAM的任何操作都是针对DDR2-BLOCK1。然后让写使能有效，直到检测到满标志，此时DDR2-BLOCK1被写满，可以进行读操作。
若在写DDR2-BLOCK1的过程中（即未写满）要读数据，则读DDR2-BLOCK0的数据，此时只要让BLOCK-SEL=0，然后执行读操作即可，但此时DDR2-BLOCK1的写被终止，读DDR2SDRAM停止后需要重新写DDR2-BLOCK1。值得注意的是：在2个区切换过程中，要注意保存上一次写完的区的触发地址，以方便多次读取数据。
这样，既充分利用了DDR2SDRAM的容量，又解决了任意时间停止数字示波器读取数据与写DDR2SDRAM之间的矛盾，使之不会破坏已存储的数据。本公司就是采用这种分区交替存储的方式来设计数字示波器的深存储功能。并实现了深存储下预触发、后触发、停止展宽、平移、压缩等具体功能，且达到很好的效果。
Claims (3)
1.一种数字示波器深存储设计方法，其特征在于，包括如下步骤：
（1）数据写入DDR2SDRAM时，前端采样得到的数据经过前抽点后存入前FIFO进行暂存；
（2）每存到MCB核的一个突发长度的数据量就写入MCB核内部的写数据FIFO中，直到写入足够的数据；
（3）数据从DDR2SDRAM读出时，MCB核控制DDR2SDRAM将数据读出到它的读数据FIFO中；
（4）然后经过后抽点存入后FIFO中，最后由DSP从后FIFO把数据读走。
2.根据权利要求1所述的数字示波器深存储设计方法，其特征在于，进入前FIFO的250MSPS的32bit数据是采样降速后得到的4个并行的点。
3.根据权利要求1或2所述的数字示波器深存储设计方法，其特征在于，其中DDR2SDRAM的外部时钟为333MHz。
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