CN103580673A - 高速串行发送器的架构 - Google Patents

Abstract

本发明涉及高速串行发送器的架构。一种系统提供了串行发送器，其具有被组合到单级中的多路复用和驱动功能性，以增加所述串行发送器的总体速度。所述单级包括与多路复用驱动器并联配置的动态阻抗，以减小输入电容并设置正确的输出阻抗。所述单级可以被实现为堆叠式或交叉耦接式XOR逻辑电路或者堆叠式或交叉耦接式多路复用器（“mux”），作为所述多路复用驱动器。在mux用作多路复用驱动器的实施例中，可将时钟注入所述mux驱动器中，以克服码间干扰。

Description

高速串行发送器的架构

技术领域

本发明涉及一种具有多路复用功能性的高速串行发送器的架构。本发明涉及一种高速串行发送器，其将多路复用和驱动功能性组合到单级中。本发明还涉及一种使用动态阻抗以减小输入电容的单级串行发送器。本发明还涉及一种使用多路复用功能性连同动态阻抗的单级电流模驱动器。

背景技术

串行发送器允许通过给定信道按位顺序地传输数据。由于快速数据转换通常是必要的，因此必须实施高速串行发送器，以达到各种速度要求。例如，串行发送器可包括在一个级内的串行化器，接着在另一个级内的驱动器组件。可通过经多路复用器组合部分流的比特流如半比特流以实现全速比特率，来实现构建串行化器的常见实现方式。然而，由于该串行发送器的速度受电路实现方式和设计选择的支配，因此该串行发送器的速度受该串行器和该驱动器组件的实现方式的影响。

串行接口的速度受到在电路的设计选择中被连结在一起的两个电路的支配。由于在该节点前所有电路以一半的数据率操作，因此输出驱动器和最终的2:1多路复用器支配着速度限制条件。该驱动器本身不仅产生速度瓶颈，而且还设置了最终的多路复用器级的负载。最终的多路复用器级还在物理层内产生了速度瓶颈，由于负载是由该驱动器设置的，因此这可能比实际输出驱动器更为严重。

以前的消除和/或克服串行发送器内单独各组件所产生的速度瓶颈的不利影响的实现方式关注于使用动态负载作为输出驱动组件。然而，这样的实现方式要求串行发送器被电流模前置驱动器驱动，该电流模前置驱动器需要使用大的输入装置来驱动动态负载。可通过使用CMOS反相器驱动该串行发送器来缓解这种要求，但是，例如，实现CMOS多路复用器并缓冲它的输出以驱动前置驱动器，会产生本身不合需要的速度瓶颈和码间干扰（“ISI”）。

因此，本领域中仍需要能克服其各单独组件的速度限制的高速串行发送器。本领域中还需要能将驱动器与多路复用功能性组合在单个级中同时以较低功率操作的高效的高速电流模驱动器。

发明内容

在此描述了一种系统和方法，该系统和方法提供了一种串行发送器，该串行发送器具有被组合到单级中的多路复用和驱动功能性，以增加该串行发送器的总体速度。该单级包括与多路复用驱动器并行配置的动态阻抗，以便通过设置正确的输出阻抗来减小输入电容。该多路复用驱动器可以被实现为堆叠式或交叉耦接式XOR驱动器或者堆叠式或交叉耦接式多路复用器（“mux”）。在一个mux用作多路复用驱动器的实施例中，可将时钟注入到该mux驱动器中，以克服码间干扰。

特别是，本发明的示例性实施例和/或示例性方法针对一种高速串行发送器，其具有并联连接的至少一个驱动器和至少一个动态阻抗。该动态阻抗可由反相器和连接到反相器的输入和输出的电阻器构成。在该串行发送器中，驱动器和动态阻抗可包含在该串行发送器的单级中。该串行发送器可包括用于驱动该动态阻抗的附加驱动器。该动态阻抗中的反相器可以是CMOS反相器。

该多路复用驱动器可以是通过XOR逻辑电路实现的XOR驱动器。该XOR逻辑电路可提供多路复用功能性，并可以以堆叠式架构或交叉耦接架构布置。还可将该多路复用驱动器实现为多路复用器。该多路复用器可以以堆叠式架构或交叉耦接式架构实现。无论XOR驱动器或多路复用器用作多路复用驱动器，该驱动器都能接收半比特率输入，而不是全比特率输入。

本发明的示例性实施例和/或示例性方法针对高速串行发送器，其包括第一XOR驱动器或多路复用器（取决于多路复用驱动器的选择）、与该第一XOR驱动器或多路复用器并联连接的至少一个动态阻抗、以及与该动态阻抗连接的第二XOR驱动器或多路复用器，其中该第二XOR驱动器或多路复用器驱动该动态阻抗。可根据该第一多路复用驱动器来选择该第二XOR驱动器或多路复用器。

该第一XOR驱动器或多路复用器、该动态阻抗和该第二XOR驱动器或多路复用器可全部设置在串行发送器的单级内。如果多路复用器被用于多路复用驱动器，则可将时钟功能注入到该第一和第二多路复用器中，以选择性地控制它们。

该串行发送器中的第一XOR驱动器或多路复用器可包括作为电流源操作的至少一个pMOS装置，以及多个nMOS装置，该多个nMOS装置用于接收半比特率输入并从该电流源灌（sink）电流。在使用多路复用器的实施例中，可实现nMOS装置来接收所注入的时钟功能，以便选择性地控制该多路复用器。

该串行发送器中的第二XOR驱动器或多路复用器也可包括作为电流源操作的至少一个pMOS装置，屠户多个nMOS装置，该多个nMOS装置用于接收半比特率输入并从该电流源灌电流。在使用多路复用器的实施例中，可以实现nMOS装置来接收所注入的时钟功能，以便选择性地控制该第二多路复用器。

附图说明

图1是根据本发明一个实施例的具有与动态阻抗并联的输出驱动器的串行发送器的示意图。

图2是根据本发明一个实施例的作为多路复用驱动器（具有以半速率操作的输入）操作的连接到负载的XOR驱动器的示意图。

图3是根据本发明一个实施例的该XOR驱动器的输入和输出的示例时序图。

图4是根据本发明一个实施例在串行发送器的级中执行多路复用功能性的堆叠式XOR驱动器的示意图。

图5是根据本发明一个实施例在串行发送器的级中执行多路复用功能性的交叉耦接式XOR驱动器的示意图。

图6是根据本发明一个实施例的连接到负载且输入以半速率操作的多路复用器（“mux”）的示意图。

图7是根据本发明一个实施例的mux驱动器的输入、时钟和输出的示例性时序图。

图8是根据本发明一个实施例在串行发送器的级中的堆叠式mux驱动器的示意图。

图9是根据本发明一个实施例在串行发送器的级中的交叉耦接式mux驱动器的示意图。

图10是根据本发明一个实施例的在串行发送器中与动态阻抗并联的XOR驱动器的示意图。

图11是根据本发明一个实施例的在串行发送器中与动态阻抗并联的mux驱动器的示意图。

具体实施方式

下面将对本发明的具体优选实施例进行详细说明，应理解，这些实施例仅用作说明性示例，本发明并不限于这些实施例。

本发明提供了一种串行发送器，该串行发送器具有被组合到单级中的多路复用和驱动功能性，以增加该串行发送器的总体速度。该单级包括与多路复用驱动器并联配置的动态阻抗，以便减小输入电容并设置正确的输出阻抗。由于输出驱动器可具有高输出阻抗，因此可减小输入电容。该单级可以被实现为堆叠式或交叉耦接式XOR逻辑电路或者堆叠式或交叉耦接式多路复用器（“mux”），作为多路复用驱动器。在mux用作多路复用驱动器的一个实施例中，可将时钟注入该mux驱动器中，以克服码间干扰。

图1示出了具有与动态阻抗并联的输出驱动器的串行发送器10的一个级的实施例。串行发送器10可包括一个或多个驱动器20.1、20.2。在图1的示例实施例中，可将两个全比特流输入该串行发送器10。一个输入可对应于所选择的输入信号，而另一个输入可对应于该输入信号的反信号。在图1中，这些驱动器各自可从该串行发送器的前级接收输入，该前级可使用CMOS逻辑实现。驱动器20.1可接收输入，而驱动器20.2可接收反输入，

该驱动器的输出可连接到某外加负载。

串行发送器10的该级内的每个驱动器可连接到动态阻抗30.1、30.2，并且所述动态阻抗可以与驱动器并联放置。由于输出阻抗可由动态阻抗设置，而不是驱动器设置，因此动态阻抗30.1、30.2还可允许减小串行发送器10内装置元件的尺寸，特别是驱动器20.1、20.2的尺寸。动态阻抗30.1、30.2的存在可允许减小串行发送器10的输入电容。

图1中实施的动态阻抗30.1、30.2可包括电阻器连接到其输出和输入的反相器32.1、32.2。在一个实施例中，反相器32.1、32.2可使用CMOS装置实施。该CMOS反相器可缩放到特定尺寸，以实现所需的输出阻抗。该CMOS反相器的输入端可连接到电阻器，该CMOS反相器的输出端也连接到该电阻器。

动态阻抗30.1和30.2各自可连接到反相器34.1、34.2。在图1的实施例中，动态阻抗30.1可连接到反相器34.1的输出，其中反相器34.1的输出连接到该电阻器的一端和CMOS反相器32.1的输入。动态阻抗30.2可连接到反相器34.2的输出，其中反相器34.2的输出连接到该电阻器的一端和CMOS反相器32.2的输入。

反相器34.1、34.2可用于驱动该动态阻抗30.1、30.2。在一个实施例中，反相器34.1、34.2可以是CMOS反相器。反相器34.1可接收与驱动器20.1相同的输入信号。反相器34.1可将可对应于该输入的反

的信号输出给的动态阻抗30.1。同样，反相器34.2可以像驱动器20.2那样接收

并且可将信号输出给动态阻抗30.2，该信号可对应于该输入信号。

动态阻抗30.1、30.2各自还可连接到所述驱动器中的一个驱动器的输出。在示例实施例中，动态阻抗30.1可连接到驱动器20.2的输出。在该实施例中，驱动器20.2的输出可连接到CMOS反相器32.1的输出和连接的电阻器的另一端。动态阻抗30.2可连接到驱动器20.1的输出。驱动器20.1的输出可连接到CMOS反相器32.2的输出和连接的电阻器的另一端。动态阻抗30.1和动态阻抗30.2的输出可对应于该串行发送器的输出。在一个实施例中，串行发送器的输出可连接到某一外加负载。

该动态阻抗的存在可允许减小该驱动器20.1、20.2的尺寸。这随后可以产生影响，允许通过一个或多个驱动器在输出处实现更高的速度而没有失真的输出阻抗。输出电流可直接由驱动器产生，因为动态阻抗30.1、30.2不产生驱动该负载的电流。

图2示出了根据本发明一个实施例的连接到外加负载的XOR驱动器的示意图，该XOR驱动器操作作为多路复用驱动器，且其输入以半速率运行。在图2中的实施例中，可以使用XOR逻辑门配置通过XOR驱动器100实现驱动器20.1、20.2。XOR驱动器100的多路复用可以通过编码每个数据输入使得其仅可以表示切换功能来实现。在该配置中，数据输入可表示输出是否应转变，而不是作为绝对的。图2中的XOR驱动器100可接收两对半速比特流，而不是图1实施的全速比特流输入。在一个实施例中，XOR驱动器100可接收输入a和b以及反转的输入信号

和

在一个实施例中，该串行发送器的XOR驱动器100可连接到外加负载。XOR驱动器100可通过XOR门逻辑实现“异或”结构。图3示出了根据本发明一个实施例的XOR驱动器的输入和输出的时序图。在一个实施例中，鉴于如果a或b中只有一个为高（1），则该串行发送器的输出也会为高（1）。如果a和b都为低（0），则XOR驱动器100的输出也会为低（0）。如果a和b都为高（1），则XOR驱动器100的输出会仍然为低（0）。

该XOR驱动器100可以用多种方式实现。在一个实施例中，可使用堆叠式XOR逻辑门架构实施XOR驱动器100。在另一个实施例中，可使用交叉耦接式XOR逻辑门架构实施XOR驱动器100。图4示出了在串行发送器的级中执行多路复用功能性的一种堆叠式XOR驱动器的示意图。XOR驱动器100可包括两个pMOS装置140.1、140.2，它们可被实现为电流源。XOR驱动器100还可包括nMOS装置120.1、120.2、122.1和122.2。nMOS装置120.1和122.1可连接到nMOS装置110.1。nMOS装置120.2和122.2可连接到nMOS装置110.2。

在一个实施例中，可以将pMOS装置140.1和140.2的源极端连接。pMOS装置140.1的漏极端可连接到nMOS装置120.1的漏极端和nMOS装置122.2的漏极端上。pMOS装置140.2的漏极端可连接到nMOS装置122.1的漏极端和nMOS装置120.2的漏极端。

在一个实施例中，nMOS装置120.1和122.1可在其源极端处耦接到nMOS装置110.1的漏极端。nMOS装置120.2和122.2可在其源极端处耦接到nMOS装置110.2的漏极端。nMOS装置110.1可接收输入a，而nMOS装置110.2可接收反（反转）的输入

相反，nMOS装置120.1和120.2可以都接收输入b，而nMOS装置122.1和122.2可接收反的输入

nMOS装置110.1、110.2、120.1、120.2、122.1和122.2可被缩放，以便从pMOS装置140.1和140.2灌两倍电流。所述nMOS装置每一接收半速率比特流作为输入。由于输出阻抗是通过动态负载设置的，因此可使用小的nMOS装置，这些装置更容易驱动，并且最终可增加该串行发送器的速度。

图4中的实施例可能导致在XOR驱动器100中设计非常大的pMOS装置，这在实现上可能有点难度。图5示出了在串行发送器的级中执行多路复用功能性的一种交叉耦接式XOR驱动器的示意图。图5中的XOR驱动器100的实施例可允许交叉耦接式配置，其可以降低功率而没有任何显著的速度损失。

在一种交叉耦接式架构中，XOR驱动器100可包括两个pMOS装置145.1、145.2，以提供电流。XOR驱动器100还可包括nMOS装置125.1、125.2，127.1和127.2。nMOS装置125.1和127.1可连接到nMOS装置115.1。nMOS装置125.2和127.2可连接到nMOS装置115.2。在一个实施例中，可连接pMOS装置145.1和145.2的源极端。

pMOS装置145.1和145.2也可以通过交叉耦接的方式连接。在图5所示的实施例中，pMOS装置145.1的栅极端可连接到pMOS装置145.2的漏极端。pMOS装置145.1的栅极端还可连接到nMOS装置127.1和125.2的漏极端。

pMOS装置145.2的栅极端可连接到pMOS装置145.1的漏极端。pMOS装置145.2的栅极端还可连接到nMOS装置125.1和127.2的漏极端。

在一个实施例中，nMOS装置125.1和127.1可在其源极端处耦接到nMOS装置115.1的漏极端。nMOS装置125.2和127.2可在其源极端处耦接到nMOS装置115.2的漏极端。nMOS装置115.1可接收输入a，而nMOS装置115.2可接收反转的输入

相反，nMOS装置125.1和125.2可以都接收输入b，而nMOS装置127.1和127.2可接收反转的输入

nMOS装置115.1、115.2，125.1、125.2，127.1和127.2可缩放，以便从pMOS装置145.1和145.2灌两倍电流。由于输出阻抗是通过动态负载设置的，因此可使用小的nMOS装置，这些装置更容易驱动，且最终可增加串行发送器的速度。

串行发送器10中的交叉耦接式XOR驱动器100的该实现方式可导致用于串行发送器10的推挽式拓扑结构，其是更加功率有效的同时保持高速输出。

图6示出了根据本发明一个实施例的连接到外加负载的多路复用器（“mux”）的示意图，该多路复用器作为多路复用驱动器操作，其输入以半速率运行。在图6中的实施例中，可使用mux驱动器200，而不是使用XOR驱动器100，来实现驱动器20.1、20.2。mux驱动器200可以是任何可互换的多路复用器。mux驱动器200被以这样的方式编码：时钟可以确定什么时间改变输出。这样做的好处是，不必将输入数据完美地对齐（aligned）。使用多路复用器来执行多路复用功能性可以具有这样的好处：这减少了其中XOR驱动器100被配置来执行多路复用功能性的配置上的码间干扰。

图6中的mux驱动器200可接收两对的半速比特流。在一个实施例中，mux驱动器200可接收输入a和b以及反输入信号和

该mux驱动器200的电路架构内的某些装置可以接收时钟作为其输入。输入的时钟可确定什么时间输出改变。Mux驱动器200可接收时钟输入clk以及该时钟输入的反

在一个实施例中，mux驱动器200可连接到某外加负载。图7示出了对于mux驱动器200的输入、时钟和负载下的输出的时序图。如果a和b都为低（0），则无论时钟是否处于高，输出也会为低（0）。如果a为低（0）但b为高（1），那么，若时钟为高（1），则输出将会为低（0）；但若时钟为低（0），则输出将会为高（1）。如果a为高（1）但b为低（0），那么：若时钟为低（0），则输出将会为低（0）；但若时钟为高（1），则输出将会为高（1）。如果a和b都为高（1），则输出将为高（1）而不管时钟如何。

该mux驱动器200可以用多种方式实现。在一个实施例中，可使用堆叠式多路复用器架构来实现mux驱动器200。在另一个实施例中，可使用交叉耦接式架构来实现mux驱动器200。图8示出了根据本发明一个实施例的在串行发送器的级中的一种堆叠式mux驱动器的示意图。mux驱动器200可包括两个pMOS装置240.1、240.2，它们可以被实现为电流源。mux驱动器200还可包括nMOS装置220.1、220.2，222.1和222.2。nMOS装置220.1和222.1可连接到nMOS装置210.1。nMOS装置220.2和222.2可连接到nMOS装置210.2。

在一个实施例中，可以将pMOS装置240.1和240.2的源极端连接。pMOS装置240.1的漏极端可连接到nMOS装置220.1的漏极端和nMOS装置222.2的漏极端。pMOS装置240.2的漏极端可连接到nMOS装置222.1的漏极端和nMOS装置220.2的漏极端。

在一个实施例中，nMOS装置220.1和222.1可在其源极端处耦接到nMOS装置210.1的漏极端。nMOS装置220.2和222.2可在其源极端处耦接到nMOS装置210.2的漏极端。nMOS装置210.1可直接注入有时钟clk，而nMOS装置210.2可接收反的时钟输入

相反，nMOS装置220.1可接收输入信号a，而nMOS装置222.2可接收输入信号b。nMOS装置222.1可接收反转的输入

而nMOS装置220.2可接收反的输入nMOS装置210.1、210.2，220.1、220.2，222.1和222.2可被缩放，以便从pMOS装置240.1和240.2灌两倍电流。由于输出阻抗是通过动态负载设置的，因此可使用小的nMOS装置，这些装置更容易驱动，并且最终可以增加串行发送器的速度。

图8中的实施例可导致在mux驱动器200中设计非常大的pMOS装置，这在实现上可能有些难度。图9示出了根据本发明一个实施例在串行发送器的级中的一种交叉耦接式mux驱动器的示意图。图9中的mux驱动器200的实施例可允许使用交叉耦接式配置，该配置可降低功率而没有任何明显速度损失。

在一种交叉耦接式架构中，mux驱动器200可包括两个pMOS装置245.1、245.2，用于提供电流。mux驱动器200还可包括nMOS装置225.1、225.2、227.1和227.2。nMOS装置225.1和227.1可连接到nMOS装置215.1。nMOS装置225.2和227.2可连接到nMOS装置215.2。在一个实施例中，可连接pMOS装置245.1和245.2的源极端。

pMOS装置245.1和245.2还可通过交叉耦接的方式连接。在图9所示的实施例中，pMOS装置245.1的栅极端可连接到pMOS装置245.2的漏极端。pMOS装置245.1的栅极端还可连接到nMOS装置227.1和225.2的漏极端。

pMOS装置245.2的栅极端可连接到pMOS装置245.1的漏极端。pMOS装置245.2的栅极端还可连接到nMOS装置225.1和227.2的漏极端。

在一个实施例中，nMOS装置225.1和227.1可在其源极端处耦接到nMOS装置215.1的漏极端。nMOS装置225.2和227.2可在其源极端处耦接到nMOS装置215.2的漏极端。nMOS装置215.1可直接注入有时钟clk，而nMOS装置215.2可接收反时钟输入

相反，nMOS装置225.1可接收输入信号a，而nMOS装置227.2可接收输入信号b。nMOS装置227.1可接收反输入

而nMOS装置225.2可接收反输入

该串行发送器10中的交叉耦接式mux驱动器200的该实现方式可导致用于该串行发送器10的推挽式拓扑结构，其是更加功率有效的同时保持高速输出。

图10示出了根据本发明一个实施例的在串行发送器中与动态阻抗并联的XOR驱动器。图10中所描绘的该串行发送器可与图1中的串行发送器10相似。该串行发送器可包括XOR驱动器100，该XOR驱动器对应于图2中所实施的多路复用XOR驱动器。该XOR驱动器100可根据图4中的堆叠式架构或图5中的交叉耦接式架构来实现。该串行发送器还可包括XOR复制驱动器150，该XOR复制驱动器可以与XOR驱动器100相同地配置。XOR复制驱动器150可驱动对于动态阻抗30.1、30.2的输入。

如图10所示，XOR驱动器100和XOR复制驱动器150每一可接收两对输入：a，b，以及这些输入信号的反

和

XOR驱动器100可与该动态阻抗30.1、30.2并联连接。由于输出阻抗通过动态阻抗设置，而不是驱动器，因此动态阻抗30.1、30.2还可允许减小XOR驱动器100和XOR复制驱动器150内nMOS装置的尺寸。动态阻抗30.1、30.2的存在可允许减小串行发送器10的输入电容。

图10中实施的每个动态阻抗30.1、30.2可包括电阻器连接到其输入和输出的反相器32.1、32.2。在一个实施例中，反相器32.1、32.2可使用CMOS装置实现。CMOS反相器可缩放到特定尺寸，以实现所需的输出阻抗。该CMOS反相器的输入端可连接到电阻器，该CMOS反相器的输出端连接到该电阻器的另一端。

动态阻抗30.1和30.2可连接到该XOR复制驱动器150的输出。XOR复制驱动器150可驱动动态负载30.1和30.2。

动态阻抗30.1、30.2都可连接到XOR驱动器100的输出。在一个示例实施例中，该XOR驱动器100的输出可连接到CMOS反相器32.1的输出以及其连接的电阻器的另一端。该XOR驱动器100的另一个输出还可连接到CMOS反相器32.2的输出以及其连接的电阻器的另一端。在一个实施例中，该XOR驱动器100的输出可连接到某外加负载。

图11示出了根据本发明一个实施例的在串行发送器中与动态阻抗并联的mux驱动器的示意图。图11中所描绘的串行发送器可以与图1中的串行发送器10相似。该串行发送器可包括mux驱动器200，该mux驱动器对应于图6中所实施的mux驱动器。该mux驱动器200可根据图8中的堆叠式架构或图9中的交叉耦接式架构来实现。该串行发送器还可包括复制mux驱动器250，该mux复制驱动器可以与mux驱动器200相同地配置。复制mux驱动器250可驱动该动态阻抗30.1、30.2的输入。

如图11所示，mux驱动器200和复制mux驱动器250每一可以接收两对输入：a、b，以及这些输入信号的反

和

该mux驱动器200和复制mux驱动器250可由时钟clk和反时钟信号

控制。

该mux驱动器200可与该动态阻抗30.1、30.2并联连接。由于输出阻抗由该动态阻抗设置，而不是该驱动器，因此动态阻抗30.1、30.2还可允许减小mux驱动器200和复制mux驱动器250内nMOS装置的尺寸。动态阻抗30.1、30.2的存在可允许降低串行发送器10的输入电容。

图11中实施的每个动态阻抗30.1、30.2可包括电阻器连接到其输入和输出的反相器32.1、32.2。在一个实施例中，反相器32.1、32.2可使用CMOS装置实现。该CMOS反相器可被缩放到特定尺寸，以实现所需的输出阻抗。该CMOS反相器的输入端可连接到电阻器，该CMOS反相器的输出端连接到该电阻器的另一端。

动态阻抗30.1和30.2可连接到复制mux驱动器250的输出。复制mux驱动器250可驱动动态负载30.1和30.2。

动态阻抗30.1、30.2都可连接到mux驱动器200的输出。在一个示例实施例中，该mux驱动器200的输出可连接到CMOS反相器32.1的输出以及其连接的电阻器的另一端。该mux驱动器200的另一个输出还可连接到CMOS反相器32.2的输出以及其连接的电阻器的另一端。在一个实施例中，该mux驱动器200的输出可连接到某外加负载。

在此具体示出和/或描述了本发明的若干实施例。但应认识到，上述内容以及所附权利要求的范围内涵盖了本发明的各种修改和变化而不偏离本发明的精神和范围。

Claims (27)

1.一种高速串行发送器，包括：

至少一个驱动器；以及

与所述驱动器并联连接的至少一个动态阻抗，所述动态阻抗包括反相器和连接到所述反相器的输入和输出的电阻器；

其中，所述驱动器和所述动态阻抗被包含在所述串行发送器的单级内。

2.根据权利要求1所述的串行发送器，进一步包括：

用于驱动所述动态阻抗的附加驱动器。

3.根据权利要求1所述的串行发送器，其中所述驱动器是提供多路复用功能性的XOR逻辑电路。

4.根据权利要求1所述的串行发送器，其中所述驱动器是多路复用器。

5.根据权利要求1所述的串行发送器，其中所述反相器是CMOS反相器。

6.根据权利要求3所述的串行发送器，其中所述XOR逻辑电路接收半比特率输入。

7.根据权利要求3所述的串行发送器，其中所述XOR逻辑电路被以堆叠式架构配置。

8.根据权利要求3所述的串行发送器，其中所述XOR逻辑电路被以交叉耦接式架构配置。

9.根据权利要求4所述的串行发送器，其中所述多路复用器接收半比特率输入。

10.根据权利要求4所述的串行发送器，其中所述多路复用器被以堆叠式架构配置。

11.根据权利要求4所述的串行发送器，其中所述多路复用器被以交叉耦接式架构配置。

12.一种高速串行发送器，包括：

至少一个驱动器；

与所述驱动器并联连接的至少一个动态阻抗，所述动态阻抗包括CMOS反相器和连接到所述反相器的输入和输出的电阻器；及

用于驱动所述动态阻抗的反相器；

其中，所述驱动器和所述动态阻抗被包含在所述串行发送器的单级内。

13.一种高速串行发送器，包括：

接收一对半比特率输入的XOR驱动器；

与所述XOR驱动器并联连接的至少一个动态阻抗，所述动态阻抗包括反相器和连接到所述反相器的输入和输出的电阻器；及

连接到所述动态阻抗的附加XOR驱动器，所述附加XOR驱动器接收该对半比特率输入并驱动所述动态阻抗；

其中，所述XOR驱动器、所述动态阻抗和所述附加XOR驱动器设置在所述串行发送器的单级内。

14.根据权利要求13所述的串行发送器，其中所述XOR驱动器包括：

作为电流源操作的至少一个pMOS装置；以及

接收半比特率输入的多个nMOS装置，所述nMOS装置从所述电流源灌电流。

15.根据权利要求13所述的串行发送器，其中所述附加XOR驱动器包括：

作为电流源操作的至少一个pMOS装置；以及

接收半比特率输入的多个nMOS装置，所述nMOS装置从所述电流源灌电流。

16.根据权利要求14所述的串行发送器，其中所述XOR驱动器被以堆叠式架构配置。

17.根据权利要求14所述的串行发送器，其中所述XOR驱动器被以交叉耦接式架构配置。

18.根据权利要求15所述的串行发送器，其中所述附加XOR驱动器被以堆叠式架构配置。

19.根据权利要求15所述的串行发送器，其中所述附加XOR驱动器被以交叉耦接式架构配置。

20.一种高速串行发送器，包括：

接收一对的半比特率输入的多路复用器，所述多路复用器由时钟选择性地控制；

与所述多路复用器并联连接的至少一个动态阻抗，所述动态阻抗包括反相器和连接到所述反相器的输入和输出的电阻器；以及

连接到所述动态阻抗的附加多路复用器，所述附加多路复用器接收该对半比特率输入并驱动所述动态阻抗；

其中，所述多路复用器、所述动态阻抗和所述附加多路复用器设置在所述串行发送器的单级内。

21.根据权利要求20所述的串行发送器，其中所述附加多路复用器由所述时钟选择性地控制。

22.根据权利要求20所述的串行发送器，其中所述多路复用器包括：

作为电流源操作的至少一个pMOS装置；

接收半比特率输入的多个nMOS装置，所述nMOS装置从所述电流源灌电流；以及

多个附加nMOS装置，接收所述时钟和反时钟作为输入。

23.根据权利要求20所述的串行发送器，其中所述附加多路复用器包括：

至少一个作为电流源操作的pMOS装置；

接收半比特率输入的多个nMOS装置，所述nMOS装置从所述电流源灌电流；以及

多个附加nMOS装置，接收所述时钟和反时钟作为输入。

24.根据权利要求22所述的串行发送器，其中所述多路复用器被以堆叠式架构配置。

25.根据权利要求22所述的串行发送器，其中所述多路复用器被以交叉耦接式架构配置。

26.根据权利要求23所述的串行发送器，其中所述附加多路复用器被以堆叠式架构配置。

27.根据权利要求23所述的串行发送器，其中所述附加多路复用器被以交叉耦接式架构配置。

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