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CN103579314A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其特征在于：第一栅极堆叠结构包括第一栅极绝缘层、第一阻挡层、第一功函数调节层、和电阻调节层，第二栅极堆叠结构包括第二栅极绝缘层、第一阻挡层、第二功函数调节层、第一功函数调节层、和电阻调节层。依照本发明的半导体器件及其制造方法，先选择性沉积NMOS功函数调节层然后再沉积PMOS功函数调节层，简化了PMOS金属栅极结构，在有效控制金属栅功函数的同时还能提高电阻调节层填充的空间，从而有效降低栅极电阻。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种更有效控制功函数并且降低栅极电阻的CMOS及其制造方法。
背景技术
从45nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，为了抑制短沟道效应，CMOS器件中栅绝缘介质层的等效氧化层厚度(EOT)必需同步减少。然而，超薄的(例如10nm)常规氧化层或氮氧化层由于(相对)介电常数不高(例如3.9左右)，绝缘性能难以承受这种超小器件中相对高的场强，将产生严重的栅漏电。因此，传统的多晶硅(poly-si)/SiON体系不再适用。
有鉴于此，业界开始使用高介电常数(高k，HK)材料来作为栅绝缘介质层。然而，高k材料的界面电荷与极化电荷导致器件的阈值调节困难，poly-si与高k结合将产生费米能级钉扎效应，因而不能用于MOSFET的阈值调节，故栅电极必需应用不同金属材料来调节器件阈值，也即采用金属栅(MG)/HK结构。
对于不同MOSFET的阈值调节，比如对于NMOS与PMOS，需要不同功函数的金属电极。可采用单一金属栅工艺调节方法，然而调节范围有限。例如采用了单一金属栅工艺的具有较低待机功率的平面SOI多栅器件，对应于n+poly-si的4.1eV功函数以及p+poly-si的5.2eV功函数，可以选择合适的金属电极使得栅极功函数在两者之间的中位值附近，例如为4.65eV或者4.65±0.3eV。但这种小范围微调难以有效控制器件阈值。最优工艺方法应当是采用不同金属材料的栅电极，例如NMOS采用导带金属，PMOS采用价带金属，以使得NMOS和PMOS的栅极功函数分别位于导带和价带边缘处，例如4.1±0.1eV和5.2±0.1eV。业界已经就这些栅极金属(包括金属氮化物)的材料选择做了详尽研究，在此不再赘述。
现有的CMOS双金属栅集成工艺方法，一般包括：在PMOS和NMOS基础结构中刻蚀去除假栅极，形成PMOS栅极沟槽和NMOS栅极沟槽，并且在两个栅极沟槽中沉积高k材料的栅极绝缘层；在PMOS栅极沟槽和NMOS栅极沟槽中栅极绝缘层上依次沉积例如TiN的第一阻挡层(和/或刻蚀停止层，例如Ta、TaN)、PMOS功函数调节层(例如TiN)、第二阻挡层(例如TaN)；选择性干法刻蚀去除NMOS区域的PMOS功函数调节层、第二阻挡层，暴露并停止在第一阻挡层上；在PMOS区第二阻挡层以及NMOS区暴露的第一阻挡层上沉积NMOS功函数调节层(例如TiAl、Al)；在整个器件也即NMOS功函数调节层上依次沉积第三阻挡层(例如TiN、Ti)和电阻调节层；CMP平坦化直至暴露层间介质层(ILD)；刻蚀ILD形成源漏接触孔并且填充金属形成源漏接触塞。
在上述现有工艺中，NMOS功函数调节层中含有的Al离子有利于快速扩散，可以有效扩散至栅极绝缘层与第一阻挡层之间的界面附近，从而有效控制NMOS功函数。然而，为了防止NMOS功函数调节层中Al离子对于PMOS功函数调节层的影响，必须在PMOS区域形成并且保留第二阻挡层。这样，在PMOS区的器件结构中，金属栅结构极度复杂(含有三个阻挡层)，在特征尺寸-栅极长度逐步缩减的条件下，特别是栅极长度在22nm之下，此时由于多层阻挡层的结构使得PMOS区电阻调节层可以填充的空间减少，存在电阻调节层体积小难以有效降低栅极电阻以及填充不充分造成孔洞反而提高电阻率的问题。
发明内容
由上所述，本发明的目的在于克服上述问题，有效控制金属栅功函数的同时还能兼顾有效降低栅极电阻。
为此，本发明提供了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其特征在于：第一栅极堆叠结构包括第一栅极绝缘层、第一阻挡层、第一功函数调节层、和电阻调节层，第二栅极堆叠结构包括第二栅极绝缘层、第一阻挡层、第二功函数调节层、第一功函数调节层、和电阻调节层。
其中，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。
其中，高K材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
其中，第一阻挡层包括MxNy、MxSiyNz，其中M为扩散速率比Al慢的选自Ta、Ti、Hf、Zr、Mo、W及其组合的金属。
其中，第二功函数调节层为Al或者Al合金，其中Al合金是由Al与Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合的金属所构成的合金。
其中，第一功函数调节层包括：a)形式为MxNy或者MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属，其中金属为Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
其中，电阻调节层包括：a)形式为MxNy或MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；b)金属或金属合金，包括Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅等及其组合。
本发明还提供了一种半导体器件制造方法，包括以下步骤：在衬底中形成多个源漏区；在衬底上形成多个栅极侧墙结构以及栅极侧墙结构周围的层间介质层，其中栅极侧墙结构包围了多个第一栅极沟槽和多个第二栅极沟槽；在第一和第二栅极沟槽中依次沉积第一栅极绝缘层和第二栅极绝缘层、第一阻挡层、第二功函数调节层；选择性刻蚀去除第一栅极沟槽中的第二功函数调节层，直至露出第一阻挡层；在第一栅极沟槽中的第一阻挡层上、以及在第二栅极沟槽中的第二功函数调节层上沉积第一功函数调节层；在第一栅极沟槽中的第一功函数调节层上、以及在第二栅极沟槽中的第一功函数调节层上沉积电阻调节层。
其中，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。
其中，高K材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
其中，第一阻挡层包括MxNy、MxSiyNz，其中M为扩散速率比Al慢的选自Ta、Ti、Hf、Zr、Mo、W及其组合的金属。
其中，第二功函数调节层为Al或者Al合金，其中Al合金是由Al与Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合的金属所构成的合金。
其中，第一功函数调节层包括：a)形式为MxNy或者MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属，其中金属为Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
其中，电阻调节层包括：a)形式为MxNy或MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；b)金属或金属合金，包括Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅等及其组合。
依照本发明的半导体器件及其制造方法，先选择性沉积NMOS功函数调节层然后再沉积PMOS功函数调节层，简化了PMOS金属栅极结构，在有效控制金属栅功函数的同时还能提高电阻调节层填充的空间，从而有效降低栅极电阻。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图7为依照本发明的CMOS制造方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效控制金属栅功函数的同时还能有效降低栅极电阻的CMOS及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下将参照图1至图7的剖面示意图来详细说明依照本发明的CMOS制造方法各步骤，其中，所述方法优先适用于后栅工艺(gate-last)。
参照图1，形成CMOS基础结构。也即在包含STI的衬底中分别形成至少一个第一MOSFET和至少一个第二MOSFET，其中第一MOSFET包括第一源漏区、第一源漏扩展区、第一栅极绝缘层、第一栅极侧墙、第一金属硅化物、第一接触刻蚀停止层、第一层间介质层，第二MOSFET包括第二源漏区、第二源漏扩展区、第二栅极绝缘层、第二栅极侧墙、第二金属硅化物、第一接触刻蚀停止层、第一层间介质层。第一MOSFET与第二MOSFET类型相反，例如第一MOSFET为PMOS时第二MOSFET为NMOS，第一MOSFET为NMOS时第二MOSFET为PMOS。类似地，以下涉及“第一”和“第二”的材料、结构或特性的限定均可以互换。
具体地，首先提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳米管等等。衬底1如图所示为块状，第一MOSFET和第二MOSFET相邻地形成在其中，但是两个器件也可以相间隔地形成，例如分别形成在不同导电类型的阱区(未示出)中或其间具有其他间隔电子元件或结构。此外，第一和第二MOSFET的数目不限于图1中的各一个，而是可以依照CMOS电路结构采用多个MOSFET。
优选地，在衬底1中形成浅沟槽隔离(STI)2，例如先光刻/刻蚀衬底1形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底1，形成STI2。其中STI2的填充材料可以是氧化物、氮化物或氮氧化物。如图所示，STI2将所包围的衬底1分成至少一个第一MOSFET有源区和至少一个第二MOSFET有源区，后续的各种工序将针对两者选择性地沉积、刻蚀以此形成不同类型的器件。
此后，在整个晶片表面也即衬底1和STI2表面依次沉积垫氧化层和伪栅极层并刻蚀形成第一和第二伪栅极堆叠结构(均未示出)。第一和第二伪栅极堆叠结构将在后续工艺中去除，因此垫氧化层优选为氧化硅，伪栅极层优选为多晶硅、非晶硅或微晶硅甚至是氧化硅。第一和第二伪栅极堆叠结构的宽度和厚度依照PMOS、NMOS版图设计规则、器件导电特性需要而制定。
然后，在第一和第二伪栅极堆叠结构两侧形成第一和第二伪栅极侧墙(未示出)。例如在器件表面沉积氧化硅、氮化硅或其复合层的侧墙材料层然后刻蚀形成伪栅极侧墙。
接着，在第一MOSFET有源区和第二MOSFET有源区中，在伪栅极侧墙两侧衬底1中分别形成(第一MOSFET的)第一源漏区3A和(第二MOSFET的)第二源漏区3B。传统工艺的源漏区3A/3B可以是利用不同的掩膜分别向衬底1中进行第一次源漏离子注入，以选择性注入不同导电类型的掺杂离子形成，例如向第一MOSFET有源区注入p型杂质，向第二MOSFET有源区注入n型杂质。在本发明优选实施例中，源漏区3A/3B是嵌入式应变源漏区，也即分别以第一和第二伪栅极侧墙为掩模刻蚀衬底1的第一MOSFET有源区和第二MOSFET有源区形成第一和第二源漏凹槽(未示出)，然后在第一和第二源漏凹槽中选择性外延生长SiGe或Si∶C等与衬底1材质不同的高应力材料从而形成相应材质的嵌入式应变源漏区。其中嵌入式应变源漏区3A/3B的上表面不限于图2所示与衬底1上表面齐平，而是可以高于衬底1上表面形成提升源漏。优选地，也可以向嵌入式应变源漏区3A/3B中注入掺杂离子以调节类型和浓度，或者在形成上述嵌入式源漏同时进行原位掺杂，第一MOSFET对应于PMOS则源漏区3A是嵌入式应变SiGe(e-SiGe)并且掺杂硼、铝、镓、铟等，第二MOSFET对应于NMOS则源漏区3B是嵌入式应变Si∶C(e-Si∶C)且掺杂磷、砷、锑等，反之亦然。
随后，分别去除第一或第二伪栅极侧墙并在第一或第二伪栅极堆叠结构两侧的衬底1中分别形成第一源漏扩展区4A或第二源漏扩展区4B。可以通过湿法腐蚀去除氮化硅或氮氧化硅的伪栅极侧墙，然后进行第二次源漏离子注入，形成轻掺杂(LDD)的源漏扩展区4A/4B。其中，源漏扩展区4A/4B的导电类型分别与源漏区3A/3B的导电类型相同，只是掺杂浓度较低、结深较浅。
此外，轻掺杂的源漏扩展区4A/4B与重掺杂的源漏区3A/3B的形成顺序可以互换，也即先低能量、低剂量注入形成轻掺杂的源漏扩展区4A/4B，然后再离子注入、或者刻蚀后外延生长并且原位掺杂而形成重掺杂的源漏区3A/3B。
然后，在第一和第二伪栅极堆叠结构两侧分别形成第一栅极侧墙结构5A和第二栅极侧墙结构5B。栅极侧墙结构5A/5B的材质可以是常规材料，例如氧化硅(SiOx)或氮化硅(SiNx，x可为1～2，不限于整数)或氮氧化硅(SiOxNy，x、y可依照需要合理调整)及其组合。或者优选地，第一和/或第二栅极侧墙结构5A/5B至少为两层层叠结构，例如为氧化硅、氮化硅等较低应力的材料与类金刚石无定形碳(DLC)等较高应力的材料的组合叠层(未示出)，该DLC高应力层可以抵近地向沟道区施加应力，提高载流子迁移率从而提高器件驱动能力。优选地，通过PECVD、磁控溅射等方式形成DLC层，控制工艺参数使其应力大小(绝对值)大于2GPa，并且优选地介于4～10GPa之间。
随后，分别以第一和第二栅极侧墙5A/5B为掩模，执行自对准硅化物工艺，在整个器件表面沉积Pt、Co、Ni、Ti等金属或金属合金的薄膜，然后高温退火处理，使得嵌入式应变源漏区3A/3B中所含的硅与金属发生反应生成如CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi等第一/第二源漏接触金属硅化物6A/6B以降低源漏接触电阻，从而进一步提高器件性能。
形成源漏接触金属硅化物6A/6B之后，在整个器件表面沉积形成第一接触刻蚀停止层(CESL)7A，也即CESL7A位于STI2、源漏接触金属硅化物6A/6B、栅极侧墙5A/5B、伪栅极堆叠结构上，其材质可以是具有高应力的传统的SiOx、SiNx材料，或者是前述的高应力DLC。CESL7A提供额外的应力增强，进一步增大了沟道区应力。具体地，CESL7A所谓的高应力在本发明中为材料的本征应力大于1GPa，并优选介于2～10GPa。
淀积第一层间介质层(ILD)8A用于后栅工艺，该层可以为氧化硅、磷硅玻璃、掺氟氧化硅、掺碳氧化硅、氮化硅或者低介电常数(low-k，LK)材料，或者多层复合层；运用CMP、干法回刻等方法平坦化ILD8，使之上表面与伪栅极堆叠结构顶部平齐。
通过湿法腐蚀去除第一和第二伪栅极堆叠结构，留下第一和第二栅极沟槽，如图1中所示。然后通过PECVD、HDPCVD、ALD等方法在第一和第二栅极沟槽中分别沉积氧化硅、掺氮氧化硅、氮化硅、或其它高K材料从而形成第一栅极绝缘层9A和第二栅极绝缘层9B，栅极绝缘层9A/9B可以仅位于栅极沟槽底部，也可位于栅极沟槽底部和侧壁。栅极绝缘层9A/9B所用的高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。优选地，高k材料构成的栅极绝缘层9A/9B与衬底1之间还具有低k材料的界面层(未分层示出)，以改善界面缺陷，其材质例如为氧化硅、掺氮氧化硅、氮化硅及其组合。
至此，参照图1的基础结构已经形成，以下将参照图2至图7来进一步详细说明本发明方法的工艺顺序。
参照图2，在第一和第二栅极沟槽中的第一和第二栅极绝缘层9A/9B上通过PVD、CVD、ALD等常规方法沉积第一阻挡层和/或刻蚀停止层10A以及第二功函数调节层10B。层10A材质为MxNy、MxSiyNz，其中M为扩散速率较慢(比Al慢)的Ta、Ti、Hf、Zr、Mo、W或其它元素，也即层10A不含Al。层10A可以是单独的一层(第一阻挡层或者刻蚀停止层)，也可以是第一阻挡层与刻蚀停止层的叠层。其厚度优选地为1～3nm，以尽可能地节省栅极空间。层10B含有扩散速度较快的材料，例如可以是含Al的材质，诸如Al或者Al合金，Al合金是Al与Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等其他金属的合金。层10B中含有的Al将扩散至直接靠近第二MOSFET(例如NMOS)的栅极绝缘层9B与层10A的界面附近，从而有效控制了第二MOSFET的功函数。
参照图3，选择性刻蚀去除位于第一MOSFET上的部分第二功函数调节层10B，从而露出第一栅极沟槽中的第一阻挡层和/或刻蚀停止层10A。例如采用硬掩膜和光刻胶(未示出)覆盖第二MOSFET，然后采用湿法腐蚀或者干法刻蚀去除第一MOSFET上暴露的部分的第二功函数调节层10B，仅在第二MOSFET上留下第二功函数调节层10B。
参照图4，通过PVD、CVD、ALD等常规方法，在整个器件上沉积第一功函数调节层10C，覆盖了第一MOSFET区域中第一栅极沟槽中的第一阻挡层/刻蚀停止层10A、以及覆盖了第二MOSFET区域中的第二功函数调节层10B。第一功函数调节层10C与第二功函数调节层10B材质不同，不含有快速扩散离子(例如Al)，因此第一功函数调节层10C可包括a)金属氮化物，例如MxNy、MxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合(组合方式包括层叠的多层，或者单层内的多元金属氮化物)；和/或b)金属，例如Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合(组合方式包括合金)。由于第一功函数调节层10C不包含Al等快速扩散离子，因此在第二MOSFET区域中对于直接位于其下方、与其接触的第二功函数调节层10B影响较小，从而可以省略了背景技术部分提到的额外的阻挡层。由此可以减小栅极结构的复杂度，有利于精细加工以及提高稍后电阻调节层的填充。
参照图5，通过PVD、CVD、ALD等常规方法在整个器件上沉积电阻调节层10D，完全填充了第一栅极沟槽和第二栅极沟槽，并且覆盖了第一功函数调节层10C。电阻调节层10D可以包括a)金属氮化物，例如MxNy、MxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；b)金属或金属合金，例如Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；c)金属硅化物，例如CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；d)金属氧化物导体，例如In2O3、SnO2、ITO、IZO及其组合；e)半导体材料，例如掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅等及其组合。优选地，整个器件表面优选采用例如包括激光退火、尖峰(Spike)退火的高温快速退火来提高或者改变应力。优选地，使得电阻调节层10D的应力大于2GPa。
参照图6，采用CMP等工艺平坦化第一MOSFET和第二MOSFET中的电阻调节层10D、第一功函数调节层10C、第二功函数调节层10B以及第一阻挡层10A，直至露出第一层间介质层ILD8A。
参照图7，完成器件制造。在整个器件表面沉积形成第二接触刻蚀停止层(CESL)7B、第二层间介质(ILD)8B并CMP平坦化，刻蚀第二ILD8B、第二CESL7B、第一ILD8A以及第一CESL7A形成源漏接触孔以暴露第一和第二源漏接触金属硅化物6A/6B，沉积接触金属形成第一和第二源漏金属塞11A/11B并CMP平坦化直至暴露第二ILD8B。
最终形成的半导体器件结构如图7所示，包括衬底1、STI2、至少一个第一MOSFET和至少一个第二MOSFET，其中，第一MOSFET包括衬底1中的第一源漏区3A、第一源漏区3A内侧的第一源漏扩展区4A、第一源漏扩展区4A上的第一栅极侧墙5A、第一源漏区3A上的第一源漏接触金属硅化物6A、衬底1上第一栅极侧墙5A之间的第一栅极堆叠结构、第一和第二接触刻蚀停止层7A/7B、第一和第二层间介质层8A/8B、穿过第一和第二层间介质层8A/8B而与第一源漏接触金属硅化物6A接触的第一源漏金属塞11A，第一接触刻蚀停止层7A位于第一源漏接触金属硅化物6A、第一栅极侧墙5A以及第一栅极堆叠结构上，其中第一栅极堆叠结构依次包括第一栅极绝缘层9A、第一阻挡层10A、第一功函数调节层10C、电阻调节层10D；第二MOSFET包括衬底1中的第二源漏区3B、第二源漏区3B内侧的第二源漏扩展区4B、第二源漏扩展区4B上的第二栅极侧墙5B、第二源漏区3B上的第二源漏接触金属硅化物6B、衬底1上第二栅极侧墙5B之间的第二栅极堆叠结构、接触刻蚀停止层7A/7B、层间介质层8A/8B、穿过层间介质层而与第二源漏接触金属硅化物6B接触的第二源漏金属塞11B，接触刻蚀停止层7A位于第二源漏接触金属硅化物6B、第二栅极侧墙5B以及第二栅极堆叠结构上，其中第二栅极堆叠结构依次包括第二栅极绝缘层9B、第一阻挡层10A、第二功函数调节层10B、第一功函数调节层10C、电阻调节层10D。其中各层的具体材质、形成方法已详述在以上制造方法中，在此不再赘述。
此外，虽然本发明附图中仅显示了平面沟道的MOSFET示意图，但是本领域技术人员应当知晓的是本发明的MOSFET结构也可应用于其他例如立体多栅、垂直沟道、纳米线等器件结构。
依照本发明的半导体器件及其制造方法，先选择性沉积NMOS功函数调节层然后再沉积PMOS功函数调节层，简化了PMOS金属栅极结构，在有效控制金属栅功函数的同时还能提高电阻调节层填充的空间，从而有效降低栅极电阻。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (14)

1.一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其特征在于：第一栅极堆叠结构包括第一栅极绝缘层、第一阻挡层、第一功函数调节层、和电阻调节层，第二栅极堆叠结构包括第二栅极绝缘层、第一阻挡层、第二功函数调节层、第一功函数调节层、和电阻调节层。
2.如权利要求1的半导体器件，其中，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。
3.如权利要求2的半导体器件，其中，高K材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
4.如权利要求1的半导体器件，其中，第一阻挡层包括MxNy、MxSiyNz，其中M为扩散速率比Al慢的选自Ta、Ti、Hf、Zr、Mo、W及其组合的金属。
5.如权利要求1的半导体器件，其中，第二功函数调节层为Al或者Al合金，其中Al合金是由Al与Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合的金属所构成的合金。
6.如权利要求1的半导体器件，其中，第一功函数调节层包括：a)形式为MxNy或者MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属，其中金属为Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
7.如权利要求1的半导体器件，其中，电阻调节层包括：a)形式为MxNy或MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；b)金属或金属合金，包括Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅等及其组合。
8.一种半导体器件制造方法，包括以下步骤：
在衬底中形成多个源漏区；
在衬底上形成多个栅极侧墙结构以及栅极侧墙结构周围的层间介质层，其中栅极侧墙结构包围了多个第一栅极沟槽和多个第二栅极沟槽；
在第一和第二栅极沟槽中依次沉积第一栅极绝缘层和第二栅极绝缘层、第一阻挡层、第二功函数调节层；
选择性刻蚀去除第一栅极沟槽中的第二功函数调节层，直至露出第一阻挡层；
在第一栅极沟槽中的第一阻挡层上、以及在第二栅极沟槽中的第二功函数调节层上沉积第一功函数调节层；
在第一栅极沟槽中的第一功函数调节层上、以及在第二栅极沟槽中的第一功函数调节层上沉积电阻调节层。
9.如权利要求8的半导体器件制造方法，第一和/或第二栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合。
10.如权利要求9的半导体器件制造方法，其中，高K材料包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
11.如权利要求8的半导体器件制造方法，其中，第一阻挡层包括MxNy、MxSiyNz，其中M为扩散速率比Al慢的选自Ta、Ti、Hf、Zr、Mo、W及其组合的金属。
12.如权利要求8的半导体器件制造方法，其中，第二功函数调节层为Al或者Al合金，其中Al合金是由Al与Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合的金属所构成的合金。
13.如权利要求8的半导体器件制造方法，其中，第一功函数调节层包括：a)形式为MxNy或者MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或b)金属，其中金属为Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。
14.如权利要求8的半导体器件制造方法，其中，电阻调节层包括：a)形式为MxNy或MxSiyNz的金属氮化物，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；b)金属或金属合金，包括Co、Ni、Cu、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；c)金属硅化物，包括CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；d)金属氧化物导体，包括In2O3、SnO2、ITO、IZO及其组合；e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅等及其组合。
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