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CN103578433B - 一种栅极驱动电路、方法及液晶显示器 - Google Patents

一种栅极驱动电路、方法及液晶显示器 Download PDF

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CN103578433B CN201210258201.2A CN201210258201A CN103578433B CN 103578433 B CN103578433 B CN 103578433B CN 201210258201 A CN201210258201 A CN 201210258201A CN 103578433 B CN103578433 B CN 103578433B
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Abstract

本发明公开了一种栅极驱动电路，所述栅极驱动电路包括多级GOA单元，每个GOA单元包括上拉模块、输出模块，所述上拉模块，用于在输入信号为高电平时，将第二时钟信号输出给所述输出模块；所述输出模块，用于在所述第二时钟信号为高电平时导通，并在导通时将第三时钟信号作为第一栅极驱动信号输出，将第四时钟信号作为第二栅极驱动信号输出；所述第三时钟信号与第四时钟信号相位相反周期相同，所述第二时钟信号的周期为所述第三时钟信号周期的二倍。相应的，本发明还公开了一种液晶显示器以及栅极驱动方法，通过一个GOA单元能够驱动两行像素，节省了TFT部署空间，从而减小了液晶显示器的封装区域，实现了液晶显示器的窄边框。

Description

一种栅极驱动电路、方法及液晶显示器
技术领域
本发明涉及栅极驱动技术，尤其涉及一种栅极驱动电路、方法及液晶显示器。
背景技术
液晶显示器是目前常用的平板显示器，其中薄膜场效应晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)是目前液晶显示器中的主流产品。随着TFT-LCD产品的竞争日益激烈，各厂家纷纷通过采用新技术来降低产品的成本，提高产品的市场竞争力。其中，GOA(Gate on Array)技术是指将TFT-LCD的栅极驱动器(Gate Driver)集成在阵列基板上，形成对面板的扫描驱动。相比传统覆晶薄膜(Chip On Flex/Film，COF)和直接绑定在玻璃上(Chip On Glass，COG)的工艺，其不仅可以节省成本，而且面板可以做到两边对称美观设计，省去了栅集成电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，实现了窄边框的设计；同时由于可以省去Gate方向Bonding的工艺，对产能和良品率提升也比较有利。
目前，现在栅极驱动电路中常用的GOA电路采用10T1C模式，栅极驱动电路中的一个GOA单元仅能够驱动一行栅极(Gate)，且驱动每行栅极需要10个TFT，而小尺寸的显示装置在高每英寸像素数(PPI，Pixel Per Inch)的分辨率下，点偏差(Dot pitch)会非常小，有时候不足30*90um，要在90um的空间上部署10个TFT就需要将这10个TFT排布成一排，这样，就需要很大的一个封装区域(sealing area)。
发明内容
有鉴于此，本发明的主要目的在于提供一种栅极驱动电路、方法及显示器，能够减小GOA电路占用的空间，进而减小显示装置的封装区域。
为达到上述目的，本发明的技术方案是这样实现的：
本发明提供了一种栅极驱动电路，所述栅极驱动电路包括多级GOA单元，每个GOA单元包括上拉模块、输出模块，
所述上拉模块，用于在输入信号为高电平时，将第二时钟信号输出给所述输出模块；
所述输出模块，用于在所述第二时钟信号为高电平时导通，并在导通时将第三时钟信号作为第一栅极驱动信号输出，将第四时钟信号作为第二栅极驱动信号输出；
所述第三时钟信号与第四时钟信号相位相反周期相同，所述第二时钟信号的周期为所述第三时钟信号周期的二倍。
在上述方案中，所述GOA单元还包括下拉模块，用于对上拉模块进行下拉。
在上述方案中，所述第二时钟信号由低电平变为高电平时，所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平。
在上述方案中，所述上拉模块包括：开关器件一、升压器件、开关器件三；其中，开关器件一的源极作为输入信号端，栅极连接源极，漏极连接升压器件的一端；
升压器件的另一端连接开关器件三的漏极；
开关器件三的栅极连接在开关器件一的漏极与升压器件的连接点上，源极作为第二时钟信号输入端，漏极与所述升压器件的另一端连接；
所述升压器件与开关器件三漏极的连接点作为所述上拉模块的输出端，连接所述输出模块。
在上述方案中，所述输出模块包括：开关器件七和开关器件十；其中，开关器件七的栅极连接所述上拉模块的输出端，源极作为第三时钟信号输入端，漏极作为第一栅极驱动信号输出端；开关器件十的栅极连接所述上拉模块的输出端，源极作为第四时钟信号输入端，漏极作为第二栅极驱动信号输出端。
在上述方案中，所述输出模块，还用于在所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平时，将所述第一栅极驱动信号拉低。
在上述方案中，所述输出模块还包括开关器件十一，栅极连接所述第四时钟信号输入端，源极连接所述第一栅极驱动信号输出端，漏极连接低电平端。
在上述方案中，相邻GOA单元的第二时钟信号之间相位相反周期相同。
本发明还提供了一种液晶显示器，所述液晶显示器包括上述的栅极驱动电路。
本发明还提供了一种栅极驱动方法，所述栅极驱动方法包括：
在输入信号为高电平时，上拉模块将第二时钟信号输出给输出模块；
在所述第二时钟信号为高电平时，输出模块导通，将第三时钟信号作为第一栅极驱动信号输出，将第四时钟信号作为第二栅极驱动信号输出；
所述第三时钟信号与第四时钟信号相位相反周期相同，所述第二时钟信号的周期为所述第三时钟信号周期的二倍。
在上述方案中，所述第二时钟信号由低电平变为高电平时，所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平。
在上述方案中，所述将第三时钟信号作为第一栅极驱动信号输出之后，所述将第四栅极驱动信号作为第二栅极驱动信号输出之前，所述方法还包括：在所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平时，所述输出模块将所述第一栅极驱动信号拉低。
本发明的栅极驱动电路中一个GOA单元能够输出两个栅极驱动信号，这样，通过一个GOA单元来驱动两行像素，相较于现有的GOA电路来说，需要较少的TFT便可驱动两行像素，节省了TFT部署空间，从而减小了液晶显示器的封装区域，实现了液晶显示器的窄边框。
附图说明
图1为本发明栅极驱动电路中每个GOA单元的功能结构示意图；
图2为本发明实施例一栅极驱动电路中GOA单元的具体组成结构示意图；
图3为本发明实施例一栅极驱动电路的GOA单元的输入输出信号的时序图；
图4为本发明实施例二栅极驱动方法的实现流程图；
图5为本发明实施例三栅极驱动电路中GOA单元的具体组成结构示意图；
图6为本发明实施例四栅极驱动电路中GOA单元的具体组成结构示意图；
附图标记说明：M1-TFT开关器件一；M2-TFT开关器件二；M3-TFT开关器件三；M4-TFT开关器件四；M5-TFT开关器件五；M6-TFT开关器件六；M7-TFT开关器件七；M8-TFT开关器件八；M9-TFT开关器件九；M10-TFT开关器件十；M11-TFT开关器件十一；M12-TFT开关器件十二；M13-TFT开关器件十三；M14-TFT开关器件十四；C1-升压器件；11-上拉模块；12-输出模块；13-下拉模块。
具体实施方式
本发明中的液晶显示器，其阵列基板上包含p(p为不小于1的整数)条数据驱动线和q(q为不小于1的整数)条栅极驱动线，在数据驱动线和栅极驱动线交错的区域上设置有像素，也就是说，液晶显示器的阵列基板上设置有p行q列像素，液晶显示器的栅极驱动电路通过栅极数据线向像素输出栅极驱动信号，从而驱动像素打开，使得各像素能够接收数据驱动电路通过数据驱动线输出的数据信号，进而基于数据信号进行图像显示。
液晶显示器的栅极驱动电路包括多级GOA单元，每级GOA单元可以驱动相邻的两行像素，具体地，每级GOA单元通过两条栅极驱动线驱动相邻的两行像素，在GOA单元输出高电平信号时，通过相应的栅极驱动线驱动相应的相邻两行像素打开，使得所述相邻两行像素能够接收数据信号；在GOA单元输出低电平信号时，相应的相邻两行像素关闭，停止接收数据信号。如此，在一帧画面里，栅极驱动电路中的多级GOA单元，依次输出高电平信号，以相邻两行像素为单位逐一进行驱动。
每个GOA单元具有输入信号端(INPUT端)、复位信号输入端(RESET输入端)、低电平(VSS)端、第一时钟信号(CLK1)输入端、第二时钟信号(CLK2)输入端、第三时钟信号(CLK3)输入端、第四时钟信号(CLK4)输入端、第一栅极驱动信号(OUTPUT_n)输出端和第二栅极驱动信号(OUTPUT_n+1)输出端，其中，OUTPUT_n为第n行像素的栅极驱动信号，OUTPUT_n+1为第n+1行像素的栅极驱动信号。(n为不小于1的整数，n不小于像素的总行数p，如果n为最后一行像素，则OUTPUT_n+1端可以空接)。非第一级的任意一级GOA单元，以上一级GOA单元输出的信号OUTPUT_n-1为INPUT，以下一级GOA单元的输出信号OUTPUT_n+2为RESET；特别的，对于第一级GOA单元，以STV信号(帧开启信号)为INPUT，对于最后一级GOA单元，一般会设计一个多余接空的伪GOA单元(dummy GOA单元)来对其进行RESET。
具体的，如图1所示，每级GOA单元包含上拉模块11、输出模块12。其中，上拉模块11在INPUT为高电平时，将CLK2输出给输出模块12，输出模块12在所述CLK2为高电平时导通，并在导通时将CLK3作为第一栅极驱动信号(OUTPUT_n)输出，将CLK4作为第二栅极驱动信号(OUTPUT_n+1)输出，其中，CLK3和CLK4相位相反且周期相同。
此外，上拉模块11还用于在RESET为高电平时，停止将CLK2输出给所述输出模块12，使得输出模块12能够迅速停止输出栅极驱动信号及完成复位操作。由此可知，输出模块12在上拉模块11的作用下可以实现在一个周期内正常输出，完成一次移位，并且还根据RESET信号使得所述GOA单元复位，完成所述GOA单元工作过程的复位操作。
每级GOA单元还包含下拉模块13，用于对上拉模块11的电压进行下拉，即抑制上拉模块11的噪声。
实施例一
本实施例中，每级GOA单元的具体电路结构如图2所示，其中，上拉模块11包括开关器件一M1、开关器件二M2、升压器件C1和开关器件三M3，M1的源极作为INPUT端，栅极连接源极，漏极与M2的源极连接，M1漏极与M2源极的连接点为拉升(PU)点，M2的漏极连接低电平(VSS)端，栅极连接RESET端，升压器件C1的一端与M3的栅极连接并连接在PU点上，C1的另一端与M3的漏极连接并作为上拉模块11的输出端，M3的源极作为第二时钟信号输入端。
输出模块12包括开关器件七M7、开关器件十一M11和开关器件十M10，其中，M7的栅极连接上拉模块11的输出端，即连接在C1与M3漏极的连接点上，源极作为CLK3输入端，漏极作为OUTPUT_n输出端；M10的栅极连接上拉模块11的输出端，即连接在C1与M3漏极的连接点上，源极作为第四时钟信号的输入端，漏极作为OUTPUT_n+1输出端；M11的源极连接M7的漏极，即连接OUTPUT_n输出端，栅极连接M10的源极，即连接CLK4输入端，漏极连接VSS端。
下拉模块13包括开关器件四M4，其栅极连接RESET端，漏极连接M3的漏极，即上拉模块11的输出端，源极连接VSS端。根据RESET信号对上拉模块11的输出端电压进行下拉。
下拉模块13还可以包括开关器件五M5、开关器件六M6、开关器件八M8、开关器件九M9和开关器件十二M12，其中M9的源极作为CLK1输入端，M9的栅极连接源极，漏极与M8的源极、以及M5的栅极连接，该连接点为拉低(PD)点；M8的栅极与M6的栅极连接并连接在PU点上，M8的漏极与M6的漏极连接VSS端，M6的源极连接M5的源极，M5的源极连接M9的源极；
M12的源极连接PU点，栅极连接下拉模块的PD点，M2的漏极与M12的漏极连接低电平(VSS)端。
上述GOA单元的工作过程如下：在上一级GOA单元输出的栅极驱动信号OUTPUT_n-1时，即本级GOA单元的INPUT为高电平时，M1导通，为PU点充电，C1进一步拉高PU点电压，也就是为M3的栅极充电，M3导通；之后，CLK2由低电平变为高电平，由于M3导通，将CLK2的高电平信号传输到M7的栅极和M10的栅极，使得M7和M10导通，CLK3也为高电平，则M7的漏极即OUTPUT_n输出端输出高电平的CLK3，即输出OUTPUT_n，驱动第n行像素打开；然后，CLK3由高电平变为低电平，OUTPUT_n输出端停止OUTPUT_n，CLK4由低电平变为高电平，由于M10仍处于导通状态，M10的漏极即OUTPUT_n+1输出端输出高电平的CLK4，即输出OUTPUT_n+1，驱动第n+1行的像素打开，M11也导通，将OUTPUT_n输出端进一步拉低，使得OUTPUT_n输出端停止OUTPUT_n并抑制此过程中OUTPUT_n输出端产生的噪声。在CLK3由低电平再变为高电平，CLK4由高电平变为低电平时，CLK2由高电平变为低电平，M7和M10被断开，OUTPUT_n输出端和OUTPUT_n+1输出端被迅速拉低，停止输出。
在下一级GOA单元输出OUTPUT_n+2时，即本级GOA单元的RESET为高电平时，M2导通，为PU点放电，将PU点的电压拉低，使得M3栅极的电压被拉低，M3断开，CLK2不能被送到M7和M10的栅极，使得M7和M10保持断开状态，本级GOA单元的OUTPUT_n输出端和OUTPUT_n+1输出端停止输出。
在上述过程中，CLK2由高电平变为低电平时，CLK1由低电平变为高电平，M9导通，为PD点充电，拉高PD点电压，M5导通，M5为PD点充电，进一步拉高PD点电压，使得M12和M4导通，M12在导通时为PU点放电，抑制上拉模块11产生的噪声，M4在导通时为C1的另一端、M3的漏极、M7的栅极以及M10的栅极放电，抑制输出模块12产生的噪声。在CLK2为高电平时，也就是本级GOA单元正常输出时，M6和M8也导通，用于抑制上拉模块11产生的噪声。
上述GOA单元的输入输出信号时序如图3所示，其中，CLK1与CLK2是相位相反且周期相同的两个时钟信号，CLK3和CLK4是相位相反且周期相同的两个时钟信号，CLK2的周期为CLK3周期的两倍，CLK3和CLK4的周期为一行像素打开的时间，也就是一帧图像的p分之一，其中，p为像素的总行数。其中，CLK2由低电平变为高电平时，CLK3由低电平变为高电平，CLK4由高电平变为低电平。特别的，本级GOA单元的CLK2与相邻级GOA单元的CLK1相同，相邻级GOA单元的CLK2与本级GOA单元的CLK1相同。也就是说，相邻GOA单元的CLK1之间相位相反且周期相同，CLK2之间相位相反且周期相同。
通过上述工作过程的描述可知，所述上拉模块11中的C1，C1的作用为在CLK2为高电平时，进一步拉高PU点电压，进而减少CLK2通过M3的寄生电容向PU点耦合噪声，即输出模块11的噪声也会相应减少。M2有类似于M12的作用，可以在RESET为高电平对PU点电压进行拉低。
下拉模块13也是可选的。其中M6、M8、M5、M9用于控制PD的电压，PD的电压控制M12的开启，对PU点电压进行拉低，进而加快关闭M3，不将CLK2高电平信号输出给输出模块12。可以理解的，可以用其他方式控制PD点的电压，也可以通过单独的信号线控制M12，只需实现M12在本实施例中的对PU点电压拉低作用即可。与此同时，PD的电压还控制M4的开启，可以对上拉模块11输入到输出模块12的电压进行下拉，对上拉模块11电压进行下拉，即也可以认为抑制输出模块12噪声。当然，M4在本实施例中还可以由RESET信号控制开启。通过以上分析可以得知，可以将下拉模块13分为3条支路，即第一下拉支路M6、M8、M5、M9和M12，第二下拉支路M6、M8、M5、M9和M4，第三下拉支路M4(其栅极连接RESET)，这三个支路可以单独或组合存在。
输出模块12中M11也是可选的。其作用是M11在CLK4的作用下，将OUTPUT_n输出端进一步拉低，使得OUTPUT_n输出端停止OUTPUT_n并抑制此过程中OUTPUT_n输出端产生的噪声。
其中，上述M1～M12具体可以为金属-氧化物-半导体场效应晶体(Metal-Oxide-Semiconductor，MOS)管。C1为电容器件。由于晶体管的源极和漏极的制作工艺相同，名称上是可以互换的，其可根据电压的方向在名称上改变。
实施例二
本实施例提供了一种栅极驱动方法，如图4所示，所述方法主要可以包括如下步骤：
步骤401：在输入信号为高电平时，上拉模块将第二时钟信号输出给输出模块；
步骤402：在所述第二时钟信号为高电平时，输出模块导通，将第三时钟信号作为第一栅极驱动信号输出，将第四时钟信号作为第二栅极驱动信号输出。
这里，所述第三时钟信号与第四时钟信号相位相反周期相同，所述第二时钟信号的周期为所述第三时钟信号周期的二倍。特别的，所述第二时钟信号由低电平变为高电平时，所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平。
其中，所述将第三时钟信号作为第一栅极驱动信号输出之后，所述将第四栅极驱动信号作为第二栅极驱动信号输出之前，所述方法还可以包括：在所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平时，所述输出模块将所述第一栅极驱动信号拉低。
实施例三
本实施例中，每级GOA单元的具体电路结构如图5所示，其组成结构与实施例二基本相同，所不同的是，增加了开关器件十三M13，其栅极连接PD点，源极连接在上拉模块11的输出端，即连接在C1与M3漏极的连接点上，漏极连接VSS端；M4栅极连接RESET输入端，源极连接在上拉模块11的输出端，即连接在C1与M3漏极的连接点上，漏极连接VSS端；而此时的M4单独受RESET信号控制，M13单独受PD点电压信号控制。如此，M13在PD点的控制下对上拉模块进行下拉，M4在RESET控制下对上拉模块进行下拉，使得M4和M13共同完成实施例一中M4的作用，即实施例一中M4不需要一直处于工作状态，有利于延长使用寿命。
实施例四
本实施例中，每级GOA单元的具体电路结构如图6所示，其组成结构与实施例三中的GOA单元基本相同，所不同的是，在下拉模块中又增加了开关器件十四M14，M14的栅极连接CLK1输入端，源极连接在上拉模块11的输出端，即连接在C1与M3漏极的连接点上，漏极连接VSS端，如此，在CLK1为高电平时，M14能将上拉模块进一步拉低，进一步提高GOA单元的去噪声能力。
现有技术中一个GOA单元只能驱动一行像素，部署TFT需要的空间较大；而本发明的栅极驱动电路中，一个GOA单元可以驱动两行像素，相较于现有技术来说需要较少的TFT便可实现，从而可以节省TFT部署空间，减小封装区域，实现了液晶显示器的窄边框化。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种栅极驱动电路，所述栅极驱动电路包括多级GOA单元，每个GOA单元包括上拉模块、输出模块，其特征在于，
所述上拉模块，用于在输入信号为高电平时，将第二时钟信号输出给所述输出模块；
所述输出模块，用于在所述第二时钟信号为高电平时导通，并在导通时将第三时钟信号作为第一栅极驱动信号输出，将第四时钟信号作为第二栅极驱动信号输出；
所述第三时钟信号与第四时钟信号相位相反周期相同，所述第二时钟信号的周期为所述第三时钟信号周期的二倍；
其中，所述输出模块，还用于在所述第三时钟信号由高电平变为低电平，所述第四时钟信号由低电平变为高电平时，将所述第一栅极驱动信号拉低。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述GOA单元还包括下拉模块，用于对上拉模块电压进行下拉。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二时钟信号由低电平变为高电平时，所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉模块包括：开关器件一、升压器件、开关器件三；其中，
开关器件一的源极作为输入信号端，栅极连接源极，漏极连接升压器件的一端；
升压器件的另一端连接开关器件三的漏极；
开关器件三的栅极连接在开关器件一的漏极与升压器件的连接点上，源极作为第二时钟信号输入端，漏极与所述升压器件的另一端连接；
所述升压器件与开关器件三漏极的连接点作为所述上拉模块的输出端，连接所述输出模块。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块包括：开关器件七和开关器件十；其中，开关器件七的栅极连接所述上拉模块的输出端，源极作为第三时钟信号输入端，漏极作为第一栅极驱动信号输出端；开关器件十的栅极连接所述上拉模块的输出端，源极作为第四时钟信号输入端，漏极作为第二栅极驱动信号输出端。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块还包括开关器件十一，栅极连接所述第四时钟信号输入端，源极连接所述第一栅极驱动信号输出端，漏极连接低电平端。
7.根据权利要求1至5任一项所述的栅极驱动电路，其特征在于，相邻GOA单元的第二时钟信号之间相位相反周期相同。
8.一种液晶显示器，其特征在于，所述液晶显示器包括如权利要求1至5任一项所述的栅极驱动电路。
9.一种栅极驱动方法，其特征在于，所述栅极驱动方法包括：
在输入信号为高电平时，上拉模块将第二时钟信号输出给输出模块；
在所述第二时钟信号为高电平时，输出模块导通，将第三时钟信号作为第一栅极驱动信号输出，将第四时钟信号作为第二栅极驱动信号输出；
所述第三时钟信号与第四时钟信号相位相反周期相同，所述第二时钟信号的周期为所述第三时钟信号周期的二倍；
其中，所述将第三时钟信号作为第一栅极驱动信号输出之后，所述将第四栅极驱动信号作为第二栅极驱动信号输出之前，所述方法还包括：在所述第三时钟信号由高电平变为低电平，所述第四时钟信号由低电平变为高电平时，所述输出模块将所述第一栅极驱动信号拉低。
10.根据权利要求9所述的栅极驱动方法，其特征在于，所述第二时钟信号由低电平变为高电平时，所述第三时钟信号由低电平变为高电平，所述第四时钟信号由高电平变为低电平。
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