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CN103560185B - Led外延结构 - Google Patents

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CN103560185B
CN103560185B CN201310331888.2A CN201310331888A CN103560185B CN 103560185 B CN103560185 B CN 103560185B CN 201310331888 A CN201310331888 A CN 201310331888A CN 103560185 B CN103560185 B CN 103560185B
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李晓莹
周德保
郑远志
陈向东
康建
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Epitop Photoelectric Technology Co., Ltd.
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EPITOP OPTOELECTRONIC Co Ltd
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Abstract

本发明提供了一种LED外延结构，包括：衬底；所述衬底上设置有缓冲层；所述缓冲层表面设置有非掺杂的GaN层；所述非掺杂的GaN层表面设置有N型掺杂的GaN层；所述N型掺杂的GaN层表面设置有非对称谐振隧道CART结构层；所述CART结构层表面设置有多量子阱MQW层；所述MQW层上设置有P型掺杂的GaN层。本发明实施例有效提高了LED抗击静电释放（Electro-Static？Discharge，ESD）的能力。

Description

LED外延结构
技术领域
本发明涉及半导体器件领域，具体涉及一种LED外延结构。
背景技术
传统结构的GaN基LED结构如图1所示，包括：蓝宝石衬底101、缓冲层102、非掺杂的GaN层（U-GaN）103、N型掺杂的GaN层（N-GaN）104、多量子阱MQW层105和P型掺杂的GaN层（P-GaN）106。
传统LED的两个正负电极在芯片同一面上，且之间距离较小，通过静电释放ESD在LED两端容易有静电电荷的累积进而产生静电电压，当静电电压增大到一定值时，将致使PN结击穿，使其漏电增大，严重时PN结还会击穿至短路，使LED失效。
发明内容
本发明提供了一种LED外延结构，包括：衬底；所述衬底上设置有缓冲层；所述缓冲层表面设置有非掺杂的GaN层；所述非掺杂的GaN层表面设置有N型掺杂的GaN层；所述N型掺杂的GaN层表面设置有非对称谐振隧道CART结构层；所述CART结构层表面设置有多量子阱MQW层；所述MQW层上设置有P型掺杂的GaN层。
本发明实施例可以有效的改善GaN基LED芯片的ESD性能，使其在2000V下测试的ESD良率从传统LED结构中的均值50%提升到95%，极大的提高了芯片抗ESD的能力，使芯片在使用过程中失效率降低，可靠性高，使用寿命延长。
附图说明
图1为传统的GaN基LED结构的结构示意图；
图2为本发明提供的LED外延结构一个实施例的结构示意图；
图3为本发明提供的CART结构层的结构示意图。
具体实施方式
图2为本发明提供的一个实施例的LED外延结构的结构示意图，如图2所示，包括：蓝宝石衬底201、缓冲层202、非掺杂的GaN层（U-GaN）203、N型掺杂的GaN层（N-GaN）204、非对称谐振隧道CART结构层205、多量子阱MQW层206和P型掺杂的GaN层（P-GaN）207。
可选的，CART结构层可以如图3所示，包括：
以GaN为材料的第一限制层301；该第一限制层设置在上述N型掺杂的GaN层204表面上；该第一限制层上重复设置有大于一个周期的[InxGa1-xN/GaN]n多周期结构302；其中，x取值为0<x<0.2，n为周期数，且n>1,InxGa1-xN中掺入硅杂质，且硅杂质浓度为1.0×1016cm-3-1.0×1019cm-3；[InxGa1-xN/GaN]n多层结构302上设置有第二限制层303，该第二限制层303上设置有上述多量子阱MQW层206。
可选的，第一限制层301与第二限制层303的厚度均可以为2-2000nm，[InxGa1-xN/GaN]n多层结构302中每周期的InxGa1-xN/GaN层的厚度也可为2-2000nm。
以下为制造本方案中LED外延结构的两个具体方法实施例：
实施例一
1.将图形化（PatternedSapphireSubstrate，PSS）蓝宝石衬底（可以是如GaN等其他材料衬底）201放入反应室中，N2：H2：NH3的流量比例为（0:120:0)SLM，反应室压力为500Torr，将温度升高到1080℃，转速1200（转/秒），稳定300s，对衬底进行高温净化。
2.降低温度至540℃，N2：H2：NH3比例为（75:150:56）SLM，反应室压力控制在500Torr，转速600（转/秒），生长35nm厚的低温GaN缓冲层202。
3.将温度升高到1080℃，N2：H2：NH3比例为（75:150:56）SLM，反应室压力控制在200Torr，转速1200（转/秒），生长1000nm厚的高温非掺杂的GaN层（U-GaN）203。
4.将温度保持在1050℃，N2：H2：NH3比例为（64:120:50）SLM，反应室压力控制在200Torr，转速1200（转/秒），生长厚为800nmN型掺杂的GaN（N-GaN）204。
5.将温度控制在820℃，N2：H2：NH3比例为（75:150:56）SLM，反应室压力控制在200Torr，转速500（转/秒），生长非对称谐振隧道CART结构层205，具体的可以是GaN/[InxGa1-xN/GaN]n/GaN结构,其中，其中，x取值为0<x<0.2，这里取x=0.05，n为周期数，且n>1，这里取n=3,InxGa1-xN中掺入硅杂质，且硅杂质浓度为1.0×1016cm-3-1.0×1019cm-3，这里取1.7×1018cm-3；[InxGa1-xN//GaN]n多层结构302两侧的第一限制层（GaN层）301和第二限制层（GaN层）302的厚度均可以为2-2000nm，这里取20nm；[InxGa1-xN/GaN]n多层结构302中每周期的InxGa1-xN/GaN层的厚度也可为2-2000nm，这里取10nm，其中，GaN厚度可以取4nm。
6.将温度控制在750-880℃，N2：H2：NH3比例为（72:0:40）SLM，反应室压力控制在200Torr，转速500（转/秒），750℃时生长量子阱，880℃时生长量子垒，共生长但不限于12对的多量子阱MQW层206。
7.将温度升高到950℃，N2：H2：NH3比例为（64:120:50）SLM，反应室压力控制在200Torr，转速1200（转/秒），生长P型掺杂的GaN层（P-GaN）207，其厚度可以为500nm。
最后将外延片加工成芯片，在2000V下对其进行ESD测试，并计算良率，可以看出ESD在2000V测试条件下通过率在95%以上。原因在于CART结构的功能类似于电容器，即相当于在LED等效电路中并联一等效电容，这样LED在经受静电释放时，CART结构发挥电容器的特性可以在短时间内有效吸收静电释放的电荷，过量电荷不能瞬时击穿PN结，这样就可以提高LED抗击ESD的性能。
本发明实施例提供的LED外延结构，通过在结构中增加CART结构，有效提高了LED抗击ESD的性能。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (1)

1.一种LED外延结构，其特征在于，包括：
衬底；
所述衬底上设置有缓冲层；
所述缓冲层表面设置有非掺杂的GaN层；
所述非掺杂的GaN层表面设置有N型掺杂的GaN层；
所述N型掺杂的GaN层表面设置有非对称谐振隧道CART结构层；
所述CART结构层表面设置有多量子阱MQW层；
所述MQW层上设置有P型掺杂的GaN层；
所述CART结构层包括：
以GaN为材料的第一限制层；所述第一限制层设置在所述N型掺杂的GaN层表面上；
所述第一限制层上重复设置有大于一个周期的[InxGa1-xN/GaN]n多周期结构；其中，所述x取值为0<x<0.2，所述n>1,所述InxGa1-xN中掺入硅，其浓度为1.0×1016cm-3-1.0×1019cm-3；
所述[InxGa1-xN//GaN]n多周期结构上设置有第二限制层，所述第二限制层上设置有所述多量子阱MQW层；
所述第一限制层与所述第二限制层的厚度均为2-2000nm，以及，
所述[InxGa1-xN/GaN]n中每周期的InxGa1-xN/GaN厚度为2-2000nm。
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