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CN103545374B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：第一导电类型的半导体衬底，形成在半导体衬底中的第二导电类型的第一区域，形成在第一区域中的第一导电类型的第二区域，形成在第二区域中的第二导电类型的源区，形成在第一区域中的第二导电类型的漏区，在漏区的侧面上包括第一区域与第二区域之间的一部分边界的第一结部分，在与第一结部分不同的位置处包括第一区域与第二区域之间的一部分边界的第二结部分，形成在第一结上方的栅极，以及形成在第二结部分上方并且电性独立于栅极的导体图案。本发明提供的半导体器件能够提高击穿电压，提高半导体器件的性能。

Description

半导体器件
技术领域
本文于此讨论的实施例涉及一种半导体器件。
背景技术
作为在高压下运行的晶体管中的一种，LDMOS（横向双扩散金属氧化物半导体）晶体管是已知的。LDMOS晶体管包括布置在栅极与漏扩散层之间的与漏扩散层导电类型相同的轻掺杂扩散层（漂移区），以减轻栅漏之间的电场强度以由此提高漏极击穿电压。
下面是相关的实例：日本特开专利2009-170468；日本特开专利2011-096967；以及日本特开专利2012-104678。
但是，有一些情况确保LDMOS晶体管的期望击穿电压是困难的，依赖于结构，例如形成在衬底中的扩散层与栅极之间的布局关系，和使用模式。因此，这种结构的晶体管以及包括这种结构晶体管的器件具有降低性能的风险。
发明内容
因此，本发明实施例的一个方案的目的是提供一种包括LDMOS晶体管的高性能半导体器件，其能够在各种应用中实现期望电压。
根据实施例的一个方案，提供一种半导体器件，包括：第一导电类型的半导体衬底，形成在半导体衬底中的与第一导电类型相反的第二导电类型的第一区域，形成在第一区域中的第一导电类型的第二区域，形成在第二区域中的第二导电类型的源区，形成在第一区域中的第二导电类型的漏区，在漏区的侧面上包括第一区域与第二区域之间的一部分边界的第一结部分，在不同于第一结部分的位置处包括第一区域与第二区域之间的一部分边界的第二结部分，形成在第一结上方的栅极，和形成在第二结部分上方并且电性独立于栅极的导体图案。
附图说明
图1、图14和图15是示出根据实施例的半导体器件结构的俯视图；
图2A和图2B是示出根据实施例的半导体器件结构的横截面图；
图3A和图3B是示出第一参考的半导体器件结构的俯视图和示意横截面图；
图4是示出漂移长度、漏极击穿电压与Ron·A之间关系的曲线图；
图5是示出依赖于漏极击穿电压模拟漂移长度的结果和实际测量结果的曲线图；
图6是模拟中使用的二维横截面结构；
图7A、图7B、图7C是解释第一参考的半导体器件中的耗尽层在击穿处的扩展（expansion）的俯视图和横截面图；
图8A和图8B是示出第二参考的半导体器件结构的俯视图和示意横截面图；
图9A、图9B、图9C是解释第二参考的半导体器件中的耗尽层在击穿处的扩展的俯视图和横截面图（部分1）；
图10A、图10B、图10C是解释第二参考的半导体器件中的耗尽层在击穿处的扩展的俯视图和横截面图（部分2）；
图11是示例使用负耐压n沟道LDMOS晶体管的电路的视图；
图12是解释第二参考的半导体器件的问题的视图；
图13是解释根据实施例的半导体器件的有益效果的视图；
图16是示出根据实施例的半导体器件、第一参考的半导体器件和第二参考的半导体器件的漏极击穿电压和负击穿电压的曲线图；
图17A-17B、图18A-18B、图19A-19B、图20A-20B、图21A-21B、图22A-22B、图23A-23B、图24A-24B、图25A-25B、图26A-26B、图27A-27B、图28A-28B、图29A-29B、图30A-30B、图31A-31B和图32A-32B是示出根据实施例的半导体器件制造方法的横截面图；
图33是示出根据实施例的改型的半导体器件结构的俯视图；以及
图34、图35和图36是解释图15的布局的有益效果的俯视图。
具体实施方式
将参考图1至图36描述根据实施例的半导体器件和半导体器件的制造方法。
首先，将参考图1至图2B描述根据本实施例的半导体器件的结构。
图1是示出根据本实施例的半导体器件结构的俯视图。图2A和2B是示出根据本实施例的半导体器件结构的示意横截面图。图2A是图1的A-A′线横截面图，图2B是图1的B-B′线横截面图。
n型漂移区18形成在硅衬底10从表面至其指定深度的区域中。p型体区26形成在n型漂移区18的从硅衬底10的表面至深度比n型漂移区18底部浅的区域中。p型体区26的底部和侧面被n型漂移区18包围。pn结102形成在n型漂移区18与p型体区26的侧面之间。pn结104形成在n型漂移区18与p型体区26的底部之间。在n型漂移区18周围环形（circular）区域的硅衬底10中形成p阱28，包围n型漂移区18并与n型漂移区18间隔开。
在硅衬底10的表面侧中，形成限定有源区20a、20b、20c和20d的器件隔离绝缘膜20。形成有源区20a，在形成n型漂移区18的区域中暴露一部分硅衬底。形成有源区20b，暴露pn结102上方的一部分区域。形成有源区20c，在形成p型体区26的区域中暴露一部分硅衬底10。形成有源区20d，暴露硅衬底10的形成p阱28的环形区域。有源区20b位于有源区20a与有源区20c之间。
栅极36形成在有源区20b上方，具有栅绝缘膜32介于其间。栅极36形成在位于有源区20b中的pn结102上方。在有源区20b中的一部分p型体区26没有被栅极36覆盖，在表面侧的有源区20b的该区域中形成n型源区60。n型漏区58形成在有源区20a的表面侧中。P型抽头（tap）区62形成在有源区20c的表面侧中。P型接触区64形成在有源区20d的表面侧中。
导体图案（conductor pattern）38形成在pn结102上方没有形成栅极36的区域中，具有器件隔离绝缘膜20介于其间。也就是说，在俯视图中观看为环形（circular）的pn结201上方，栅极36和导体图案38被布置为环形。栅极36与导体图案38彼此电隔离。
如上所述，根据本实施例的半导体器件是n沟道LDMOS晶体管，包括n型漂移区18、p型体区26、n型漏区58、n型源区60、p型抽头区62、栅极36和导体图案38等。
层间绝缘膜74形成在形成有n沟道LDMOS晶体管的硅衬底10上方。在层间绝缘膜74上方形成互连（interconnection）78，所述互连78通过埋入层间绝缘膜74的接触栓76与n沟道LDMOS晶体管的各端子连接。
如图1所示，导体图案38通过互连78、p型接触区64等与p阱28电连接。如图2A所示，n型源区60和p型抽头区62通过互连78互相连接。
在根据本实施例的半导体器件中，例如p型抽头区62和n型源区60与负侧（negative side）上的电源电压Vss连接。例如相对低的正电压Vgs施加到栅极36与n型源区60之间，相对高的电压Vds施加到n型漏区58。超过阈值电压Vth的电压Vgs施加到栅极36，由此电子从n型源区60流动到n型漏区58。作为电子传输路径的n型漂移区18是相对轻掺杂的，由此耗尽层在n型漂移区18中扩展，并且高电压能够被施加到n型漏区58。
适用于n型漏区58的电压上限（漏极击穿电压）受例如n型漂移区18与p型体区26之间的结击穿电压的影响。结击穿电压的值受耗尽层宽度的影响，而耗尽层宽度受n型漂移区18的杂质浓度和从n型体区26（pn结102）到n型漏区58的距离D（漂移长度）的影响。也就是说，随着n型漂移区18被更轻地掺杂以及使漂移长度D更大，能够对n型漏区58施加更高的电压。但是，当n型漂移区18被这样轻掺杂，并且这样使漂移长度D变大时，晶体管的导通电阻Ron增大，考虑到例如它们，来设计漂移长度D和n型漂移区18的浓度。
在根据本实施例的半导体器件中，高电压通常施加到所有的栅极36、p型抽头区62、n型源区60和n型漏区58。在这种情况下，p型体区26与硅衬底10之间的击穿（punch-through）被n型漂移区18抑制。但是，随着n型漂移区18被更轻地掺杂，击穿更容易发生（击穿电压降低）。考虑到例如这一点，再加上漏极击穿电压、导通电阻Ron等，来设计n型漂移区18的浓度。
这里示例n型漏区58和n型源区60分别地提供在不同有源区20a、20b中，并且器件隔离绝缘膜20提供在n型漏区58和n型源区60之间的情况。这产生在栅极36端部处栅绝缘膜32的介电击穿能够被抑制的效应等。依赖于半导体器件的运行条件、漂移长度D、n型漂移区18的浓度等，不必要提供n型漏区58与n型源区60之间的器件隔离绝缘膜20。在这样的情况下，提供一有源区，该有源区暴露出n型漏区58、n型源区60、和n型漏区58与n型源区60之间的n型漂移区18和p型体区26。在该有源区中，栅极36沿n型漂移区18与p型体区26之间的pn结102提供，n型漏区58提供在n型漂移区18中，与栅极36分开，并且n型源区60提供在p型体区60中。
这里还示例n型源区60和p型抽头区62分别地提供在不同有源区20b、20c中的情况，但是不必要提供n型源区60与p型抽头区62之间的器件隔离绝缘膜20。n型源区60和p型抽头区62可以形成在同一有源区中。
如上所述，在根据本实施例的半导体器件中，栅极36和导体图案38环形布置，覆盖n型漂移区18与p型体区之间的pn结102上方的区域。在根据本实施例的半导体器件中，以这样的布局提供栅极36和导体图案38，由此实现高击穿电压。下面将详述这一点。
首先，为了比较，作为不包括上述导体图案38的半导体器件，将参考图3A至图7C描述第一参考的半导体器件。
图3A和3B是示出第一参考的半导体器件结构的俯视图和示意横截面图。图4是示出漂移长度、漏极击穿电压与Ron·A之间关系的曲线图。图5是示出依赖于漏极击穿电压模拟漂移长度的结果和实际测量结果的曲线图。图6是在模拟中使用的二维横截面结构。图7A、7B和7C是解释第一参考的半导体器件中的耗尽层在击穿处扩展的俯视图和横截面图。
图3A和图3B是示出第一参考的半导体器件结构的视图。图3A是俯视图，图3B是图3A的A-A′线横截面图。
如图3A和3B所示，第一参考的半导体器件与图1和图2示出的根据本实施例的半导体器件10的不同在于前者不包括导体图案38。
除了上述的漏极击穿电压之外，决定高耐压晶体管特性的因素是由晶体管的导通电阻和占有面积（occupied area）A的乘积（Ron·A）表达的值。导通电阻Ron是通过给漏极施加大约0.1V的小电压并且当栅极导通时将漏电压除以漏极中流过的电流所给出的值。随着Ron·A变小，晶体管的特性变好。Ron·A根据例如漂移长度D变化，并且随着漂移长度D变大，导通电阻Ron变大，以及占有面积A变大。也就是说，漂移长度D、漏极击穿电压和Ron·A能够具有图4示出的关系。在图4示出的关系中，当使漂移长度D变大以由此增大漏极击穿电压时，Ron·A变大，并且当使漂移长度D变小以减小Ron·A时，漏极击穿电压下降。在高耐压晶体管的电路设计中，例如这样的关系被考虑以决定期望的特性。
根据图4的关系，在图3示出的半导体器件中，也是随着漂移长度D增大，漏极击穿电压预料为增大。但是，在图3示出的半导体器件的实际结构中，当漂移长度D在指定长度之上时，经常漏极击穿电压不对应于漂移长度D而增加。
图5示出依赖于漏极击穿电压漂移长度的模拟和实际测量结果。模拟是通过所谓的计算机辅助设计技术（TCAD）在图6的二维结构上进行的。实际测量是通过实际制造图3示出的半导体器件而在其上进行的。
如图5所示，在图6的二维结构上的模拟示出使漂移长度D变长，漏极击穿电压增加。另一方面，在利用实际形成的半导体器件的实际测量中，漏极击穿电压对应于漂移长度D而增大，直到漂移长度D达到大约1.5μm，但是当漂移长度D大于大约1.5μm时，漏极击穿电压是大约40V并且基本恒定。因而，在实际形成的半导体器件中，即使当漂移长度D大于指定值时，也不能够得到比大约40V更高的漏极击穿电压。对于这点，考虑下面的原因。
图7A-7C是解释第一参考的半导体器件中击穿时耗尽层的扩展的视图。图7A是俯视图，图7B是图7A的A-A′线横截面图，图7C是图7A的B-B′线横截面图。在图7中，耗尽层的边缘E通过虚线图示。
这里假设如下情况：漂移长度D是3.0μm，对栅极36、n型源区60、p型抽头区62和硅衬底10施加的电压是0V，对n型漏区58施加的电压是漏极击穿电压的值。如图5所示，3μm的漂移长度D在模拟中对应不少于55V的击穿电压，但在实际测量中对应仅40V的击穿电压。
如图7A和7B所示，在栅极36被布局的部分中，宽度（耗尽层宽度）为Wa的耗尽层沿栅极36扩展。这是因为对栅极36施加0V的电压。另一方面，在没有栅极36布局的部分中，如图7C所示，由n型漂移区18和p型体区26的浓度决定的宽度（耗尽层宽度）为Wb的耗尽层扩展。在图7A-7C的情况下，耗尽层宽度Wa大于耗尽层宽度Wb。
击穿倾向于在耗尽层窄的部分发生。这是因为电场在耗尽层更窄的部分更增强。因此，在第一参考的半导体器件中，击穿倾向于发生在耗尽层宽度Wb较小的部分。在耗尽层宽度为Wb的部分处，击穿电压不依赖于漂移长度D，而是由n型漂移区18和p型体区26的浓度决定，不像在耗尽层宽度为Wa的部分处。耗尽层宽度为Wb的部分的击穿电压是大约40V，由此考虑在实际测量的条件下，如图5所示，即使将漂移长度D设定为比指定值长，晶体管的击穿电压也在大约40V处变为恒定，且不再升高。
在n型漂移区18侧面上的耗尽层宽度为Wa的部分处的耗尽层边缘E被n型漏区58阻挡不扩展，这通常缩短漂移长度D并且使耗尽层宽度Wa比耗尽层宽度Wb窄。在这种情况下，漏极击穿电压依赖于漂移长度D。这对应于图5示出的漂移长度D小于1.5μm时在实际测量数据中看出的趋势，并且漏极击穿电压随漂移长度D的增大而增大。
在图5的模拟中，因为模拟是在图6的二维结构上进行，所以漏极击穿电压依赖于漂移长度D。也就是说，除了图7A-7C示出的晶体管部分之外的耗尽层宽度为Wb的部分，即没有布局栅极36的区域中n型漂移区18与p型体区26之间的pn结102不包括在进行模拟的结构中。
接下来，进一步为了比较，作为包括沿n型漂移区18与p型体区26之间的pn结102提供的环形珊极的半导体器件，第二参考的半导体器件将参考图8A至图12进行描述。
图8A和8B是示出第二参考的半导体器件结构的俯视图和示意横截面图。图9A-9C和图10A-10C是解释第二参考的半导体器件中的耗尽层在击穿时的扩展的俯视图和横截面图。图11是示例利用负耐压n沟道LDMOS晶体管的电路的视图。图12是解释第二参考的半导体器件的问题的视图。
图8A和图8B是示出第二参考的半导体器件结构的视图。图8A是俯视图，图8B是图8A的A-A′线的横截面图。
如图8A和图8B所示，第二参考的半导体器件与根据图1和图2所示的本实施例的半导体器件的不同在于，前者中栅极36是沿pn结102环形布置的。
图9A-9C是解释第二参考的半导体器件击穿时耗尽层的扩展的视图。图9A是俯视图，图9B是图9A的A-A′线的横截面图，图9C是图9A的B-B′线的横截面图。在图9中，耗尽层的边缘E通过虚线图示。
这里假设如下情况：施加到栅极36、n型源区60、p型抽头区56和硅衬底10的电压是0V，并且施加到n型漏区58的电压是漏极击穿电压的值。
环形栅极36沿pn结102提供，由此，在n型漏区58与n型源区60不相对的部分中产生的耗尽层宽度Wb变得比第一参考的半导体器件的耗尽层宽度Wb宽，在第一参考的半导体器件中提供了岛状栅极36。也就是说，在第二参考的半导体器件中，在除了晶体管部分之外的部分中，宽度为Wb的耗尽层与在晶体管部分中产生的耗尽层的宽度Wa相等。这是因为施加0V电压的环形栅极36也布局在除了晶体管部分的这部分中，并且其电场扩展耗尽层的宽度，使其大于由n型漂移区18和p型体区26的浓度决定的宽度。
这样，在第二参考的半导体器件中，提供环形栅极36，由此围绕pn结102的耗尽层扩展，避免耗尽层部分地变窄，并且能够避免在pn结102周围的击穿。因此，与上述第一参考的结构相比能够提高漏极击穿电压。
这里将进一步描述第二参考的半导体器件的栅极36的宽度。
如图9A-9C所示，在栅极36被n型漏区58和n型源区60夹在中间的部分，从p型体区26到栅极36外边缘的宽度被限定为La。在其它部分处，从p型体区26到栅极36外边缘的宽度被限定为Lb。
图9A-9C示例出了栅极36被提供为La=Lb的情况。在栅极36被提供为La=Lb的情况下，能够使在n型漏区58和n型源区60互相相对处晶体管部分的耗尽层宽度Wa和除了晶体管部分之外的部分的耗尽层宽度Wb彼此相等。因此，能够避免耗尽层宽度在pn结102周围部分地变窄，并且能够抑制击穿。
如图10A-10C所示，栅极36能够被提供为La＜Lb。
图10A-10C示出了第二参考的半导体器件的另一实例。图10A是俯视图，图10B是图10A的A-A′线的横截面图，图10C是图10A的B-B′线的横截面图。
图10还示出击穿时耗尽层的扩展。这里假设如下情况：施加到栅极36、n型源区60、p型抽头区62和硅衬底10的电压为0V，并且施加到n型漏区58的电压是漏极击穿电压值。在图10A-10C中，耗尽层的边缘E通过虚线图示。在图10A中，为描述方便省略了器件隔离区20，栅极36下的pn结102和栅绝缘膜32通过实线示出。
如在图10A-10C的半导体器件中，环形栅极36可以被设计为La＜Lb。在这种情况下，n型漏区58与n型源区60之间的部分即晶体管部分的耗尽层宽度Wa变得比其它部分的耗尽层宽度Wb窄。因此，在pn结102周围，晶体管部分倾向于以低于其它部分电压的电压击穿。也就是说，栅极36被设计为La＜Lb，由此晶体管的漏极击穿电压依赖于漂移长度D而变化，这允许在电路设计中基于漂移长度D估计漏极击穿电压。
这里已经描述了栅极36被提供为La=Lb和La＜Lb的情况，但是栅极36能够被提供为La＞Lb。即使栅极36提供为La＞Lb，也能够使除了晶体管部分之外的部分的耗尽层宽度Wb与栅极36不是环形的情况相比变宽，并且能够抑制击穿。
在利用n沟道LDMOS晶体管的一般模式中，对p型体区26不施加比施加到硅衬底10的电压更负的电压，但是n沟道LDMOS晶体管可以用于这种电压关系的电路结构中。例如，在图11的电路中，0V的电压施加到n沟道LDMOS晶体管的漏极D，并且-16V～+18V的电压施加到n沟道LDMOS晶体管的源极S和背栅极B。在这种电路中利用的n沟道LDMOS晶体管经常被称为负耐压n沟道LDMOS晶体管。
当假设在第二参考的半导体器件中作为负耐压n沟道LDMOS晶体管运行时，在图12中示例出的电压施加到晶体管的各端子。也就是说，例如-16V的电压施加到栅极36、n型源区60和p型抽头区62，并且例如0V的电压施加到n型漏区58和硅衬底10（p型接触区64）。
此时，被图12中的虚线包围的部分中，形成p型寄生晶体管110，其具有硅衬底10作为源区，p型体区26作为漏区，n型漂移区18作为背栅极，和栅极36作为栅极。当施加上述的驱动电压时，-16V的电压施加到p型寄生晶体管110的栅极和漏区，0V的电压施加到源区和背栅极。p型寄生晶体管110的场阈值电压是大约-7V，驱动电压的施加导通p型寄生晶体管110，电流流过硅衬底10与p型体区26之间。因此，硅衬底10与p型体区26之间的击穿电压降低，结果是在比基于漂移长度D估计的漏极击穿电压低的施加电压下发生击穿。
从这样的观点，在根据本实施例的半导体器件中，第二参考的半导体器件的环形栅极被分为在栅极本质上起作用（intrinsically acts）的有源区20b上方延伸的部分和在器件隔离绝缘膜20上方延伸的部分。也就是说，环形栅极被分开在形成在有源区20b上延伸部分中的栅极36中和形成在器件隔离绝缘膜20上延伸部分中的导体图案38中。器件隔离绝缘膜20上方延伸的导体图案38与硅衬底10电性连接，由此当晶体管以负耐压n沟道LDMOS晶体管被驱动时，p型寄生晶体管110不导通。
当假设根据本实施例的半导体器件作为负耐压LDMOS晶体管运行时，图13示例出的电压施加到晶体管的各端子。也就是说，例如-16V的电压施加到栅极36、n型源区60和p型抽头区62，并且例如0V的电压施加到导体图案38、n型漏区58和硅衬底10（p型接触区64）。
此时，由于施加到对应于栅极的导体图案38的电压为0V，被图13中虚线包围的p型寄生晶体管110不导通，并且硅衬底10与p型体区26之间没有电流流动。因此，硅衬底10与p型体区26之间的击穿电压不降低，能够避免以低于基于漂移长度D估计的漏极击穿电压的施加电压发生击穿。
当根据本实施例的半导体器件不作为负耐压LDMOS晶体管而是作为普通的n沟道LDMOS晶体管运行时，运行与上述的第二参考的半导体器件的运行相同。也就是说，参考图9A和图10C解释的第二参考的半导体器件的效应也通过根据本实施例的半导体器件产生。也就是说，根据本实施例的半导体器件的导体图案38以与第二参考的半导体器件的栅极36的部分（该部分在器件隔离绝缘膜20上方延伸）相同的方式起作用。因为导体图案38，除了晶体管部分之外的部分的耗尽层宽度Wb能够增大，由此能够避免以低于基于漂移长度D估计的漏极击穿电压的施加电压发生击穿。能够例如通过使导体图案38的宽度大于栅极36的宽度实现La＜Lb的关系。
图14和图15是根据本实施例的半导体器件具体布局实例的俯视图。图15是图14中被虚线包围部分的放大图。在图中，■标记表示接触区。
如图14所示，n型漏区58通过第一级互连78a引出并且与第二级互连80a连接。n型源区60和p型抽头区62通过第一级互连78b引出并且互相连接，而且与第二级互连80b连接。p型接触区64与第一级互连78c连接。互连78c沿p型接触区64环形提供。栅极36通过第一级互连78d引出并且与第二级互连80d连接。导体图案38与互连78c连接。
栅极36与导体图案38之间的部分能够被如图15示例的那样布局。在图中，“A”表示器件隔离绝缘膜20上方的栅极36的交叠长度，基于设计规则被决定，并且例如为大约1.6μm。在图中，“C”表示栅极36与导体图案38之间的间隔，基于设计规则被决定，并且为大约0.26μm。在图中，“B”被基于漏极击穿电压决定，并且优选较长以提高漏极击穿电压。为了使“C”满足设计规则，除了使“B”的长度较长以由此提高漏极击穿电压之外，优选如图15所示，在与栅极36相对的导体图案38的侧边中形成台阶（step），以由此使导体图案38与栅极36间隔部分的宽度变大。导体图案38与栅极36间隔部分的宽度是例如大约6.2μm。
n型漏区58与pn结102之间的距离比n型源区60与pn结102之间的距离长。
不必要在与栅极36相邻的导体图案38的部分中形成如图15所示的凹部，如图33所示，导体图案38与栅极36的间隔部分可以是直的。
但是，在与栅极36相邻的导体图案38的部分中提供凹部产生以下效应。
在图33的布局中，栅极36的宽度是W1并且导体图案38的宽度是A（参见图34）。这里可以考虑的是尽管LDMOS区域的面积（通过栅极36和导体图案38的外边缘限定的面积）被保持，宽度A被增大到所需的宽度B以提高漏极击穿电压。在这种情况下，如果图33的布局被保持，则随着宽度A增大到宽度B，栅极36的宽度W1降低到宽度W2（参见图35）。
在这一点，图15的布局产生能够将导体图案38的宽度增大到宽度B而栅极36的宽度W1保持的效应，并且能够得到所需的漏极击穿电压。从另一观点，该效应是即使当导体图案38的宽度增大时，也能够避免LDMOS的占有面积增大。
图16是在上述各结构上测量的漏极击穿电压和负击穿电压的结果的图表。在图表中，由◆标记表示的标记点代表漏极击穿电压，并且由■标记表示的标记点代表负击穿电压。
漏极击穿电压BVds被限定为当Vg=Vs=Vb=Vpsub=0V，从0V至100V标示（tracing）Vd，当Id变成100nA时给出的Vd。负击穿电压被限定为当Vd=Vpsub=0V，从0V至-100V标示Vg、Vs和Vb，当Ib+Is+Ig变成100nA时给出的Vb。Vg是要施加到栅极36的栅电压。Vs是要施加到n型源区60的源电压。Vd是要通过n型漏区58施加到n型漂移区18的漏电压。Vb是要通过p型抽头区62施加到p型体区26的背栅电压。Vpsub是要通过p型接触区64施加到硅衬底10的衬底电压。Id、Ib、Is、Ig分别代表漏电流、衬底电流、源电流和栅电流。
如图16所示，在第一参考的半导体器件中，漏极击穿电压是大约40V，负击穿电压是大约-38V。在第二参考的半导体器件中，漏极击穿电压可以提高到大约52V，但是负击穿电压降低到大约-7V。
另一方面，在根据本实施例的半导体器件中，漏极击穿电压可以提高到大约52V，与第二参考的半导体器件的漏极击穿电压相等，此外，负击穿电压可以保持在大约-37V，与第一参考的半导体器件的负击穿电压相当。
接下来，将参考图17A至图32B描述根据本实施例的半导体器件的制造方法。
图17A-32B是示出根据本实施例的半导体器件制造方法的横截面图。图17A-22B是沿图1的A-A′线的横截面图。图23A-28B是沿图1的B-B′线的横截面图。图29A至32B是在制造方法的步骤中周边晶体管的横截面图。
首先，在p型半导体衬底例如p型硅衬底10上通过例如热氧化法形成氧化硅膜12作为牺牲氧化膜。
接下来，通过光刻形成光刻胶膜14，光刻胶膜14暴露出要形成n型漂移区18的区域。
接下来，以光刻胶膜14作为掩模，注入例如磷（P）、砷（As）或其它的n型杂质离子以形成n型掺杂区（impurity region）16（图17A和23A）。例如，以例如2MeV的加速能量与例如5×1012cm-2的剂量注入磷离子以形成n型掺杂区16。
然后通过例如灰化法去除光刻胶膜14。
然后在例如氮气的惰性气氛中进行例如1150℃和6小时的热处理，以扩散和激活n型掺杂区16的杂质并且形成n型漂移区18（图17B和23B）。
接下来，通过例如STI（浅沟槽隔离，Shallow Trench Isolation）方法在有n型漂移区18形成于其中的硅衬底10的表面侧中形成器件隔离绝缘膜20。不特别限制器件隔离绝缘膜20的深度，但是该深度是大约200-400nm，例如300nm。
这样，在硅衬底10的表面侧中，有源区20a、20b、20c、20d、20e、20f、20g、20h等被器件隔离绝缘膜20限定（图18A、24A和29A）。不特别限制器件隔离绝缘膜20的形成方法，可以通过例如STI方法之外的LOCOS（硅的局部氧化，LOCal Oxidation of Silicon）法形成。
有源区20a、20b和20c分别对应于n型漏区、n型源区和沟道区，并且n沟道LDMOS晶体管的p型抽头区形成在n型漂移区18中。有源区20d对应于衬底抽头区布局，包围n沟道LDMOS晶体管要形成于其中的区域。有源区20e对应于n型低压晶体管要形成于其中的区域。有源区20f对应于n型低压晶体管要形成于其中的p阱的p型接触区。有源区20g对应于p型低压晶体管要形成于其中的区域。有源区20h对应于p型低压晶体管要形成于其中的n阱的n型接触区。
在器件隔离绝缘膜20已经形成之后，覆盖有源区20a-20h的膜不严格与氧化硅膜12相同，而是在形成器件隔离绝缘膜20中形成的另一氧化硅膜，但是被描述为氧化硅膜12以简化描述。
然后，通过光刻形成光刻胶膜22，光刻胶膜22暴露出p型体区16要形成于其中的区域。光刻胶膜22的开口包括如图18B和24B所示的有源区20c和一部分有源区20b。
然后，以光刻胶22为掩模，注入如硼（B）或其它p型杂质离子以在p型体区要形成于其中的区域中形成p型掺杂区24（图18B和24B）。例如，以例如150keV-500keV的加速能量与例如1×1012cm-2-3×1013cm-2的剂量注入硼离子。这种离子注入可以分成多次以不同加速能量进行。为了晶体管的阈值电压控制，也可以以例如5keV-30keV的加速能量与例如1×1013cm-2的剂量注入杂质离子。
接下来，通过例如灰化法去除光刻胶膜22。
接下来，在例如氮气的惰性气氛中进行例如1050℃和30分钟的热处理，以扩散和激活p型掺杂区24的杂质并且形成p型体区26（图19A和25A）。
然后，以相同的方式，分别在n型低压晶体管要形成于其中的区域中和p型低压晶体管要形成于其中的区域中形成p阱28和n阱30。p阱28还形成在包围n沟道LDMOS晶体管要形成于其中的区域的衬底抽头区（有源区20d）中，与n型漂移区18间隔开（图19B、25B和29B）。
通过用于形成p型体区26的热处理一起进行用于形成p阱28和n阱30的热处理。p型漂移区18可以在器件隔离绝缘膜20已经形成之后形成，如形成p型体区26那样。
然后，通过利用例如氢氟酸水溶液（hydrofluoric acid aqueous solution）的湿法蚀刻去除形成在有源区20a-20h表面上的氧化硅膜12。
接下来，通过例如热氧化法，在n沟道LDMOS晶体管要形成于其中的区域中生长例如16nm厚的氧化硅膜，以形成栅绝缘膜32（图20A和26A）。氧化硅膜生长在低压晶体管要形成于其中的区域以形成栅绝缘膜34（图30A）。栅绝缘膜32、34的膜厚度基于各晶体管的运行电压而决定。
形成栅绝缘膜32、34的方法不限于热氧化法，并且可以通过例如CVD（化学气相沉积）方法或其它方法沉积。
然后，通过例如CVD法将例如180nm厚的多晶硅膜沉积在整个表面上。
接下来，通过光刻和干法蚀刻图案化沉积的多晶硅膜，以形成n沟道LDMOS晶体管的栅极36、导体图案38和低压晶体管的栅极40（图20B、26B和30B）。
接下来通过光刻形成光刻胶膜42，光刻胶膜42暴露出有源区20a、20b、30e和20h。
然后，通过利用光刻胶膜42、暴露于光刻胶膜42之外的栅极36和器件隔离膜20作为掩模，注入n型杂质离子。这样，形成将是n型晶体管的LDD区的n型掺杂区44（图21A、27A和31A）。n型掺杂区44通过注入形成，例如，以例如10keV-50keV的加速能量与例如1×1013cm-2-1×1014cm-2的剂量注入磷离子。
接下来，通过例如灰化法去除光刻胶膜42。
以相同的方式，利用暴露有源区20c、20d、20f和20g的光刻胶膜（未示出）和暴露于光刻胶膜之外的栅极36和器件隔离绝缘膜20为掩模，注入n型杂质离子。这样，形成将是p型低压晶体管的LDD区的p型掺杂区46。p型掺杂区46通过注入形成，例如，以例如5keV-20keV的加速能量与例如1×1013cm-2-1×1014cm-2的剂量注入硼离子。
然后，通过例如灰化法去除在形成p型掺杂区46中利用的光刻胶膜（未示出）。
在上述的实例中，用于LDD区的杂质扩散区不仅形成在晶体管的源/漏区中，还形成在有源区20a、20c、20d、20f和20h中，这些是接触区但可以不是必须形成。
然后，通过例如CVD法沉积氧化硅膜，然后回蚀氧化硅膜以在栅极36、40和导体图案38的侧壁上形成侧壁绝缘膜48。
接下来，通过光刻形成光刻胶膜50，光刻胶膜50暴露出有源区20a、20b、20e和20h。
然后，通过利用光刻胶膜50、以及暴露于光刻胶膜50之外的栅极36、40、侧壁绝缘膜46和器件隔离绝缘膜20为掩模，注入n型杂质离子。这样，在有源区20a、20b、20e和20h中形成n型掺杂区52（图21B、27B和31B）。
接下来，通过例如灰化法去除光刻胶膜50。
接下来，通过光刻形成光刻胶膜54，光刻胶膜54暴露出有源区20c、20d、20f和20g。
然后，通过利用光刻胶膜54和暴露于光刻胶膜54之外的器件隔离绝缘膜20为掩模，注入p型杂质离子。这样，在有源区20c、20d、20f和20g中形成p型掺杂区56（图22A、28A和32A）。
接下来，通过例如灰化法去除光刻胶膜54。
然后，在例如氮气气氛的惰性气氛中进行热处理以激活注入的杂质。这样，在有源区20a的表面侧中形成n型掺杂区52的n型漏区58。在有源区20b的表面侧中形成n型掺杂区52的n型源区60。在有源区20c的表面侧中形成p型掺杂区56的p型抽头区62。在有源区20d的表面侧中形成p型掺杂区56的p型接触区64。在有源区20e中形成n型掺杂区44、52的n型源/漏区66。在有源区20f的表面侧中形成p型掺杂区56的p型接触区68。在有源区20g中形成p型掺杂区46、56的p型源/漏区68。在有源区20h的表面侧中形成n型掺杂区52的n型接触区72。
这样，指定的晶体管形成在硅衬底10上的上述指定区域中。
接下来，在具有晶体管形成于其上的硅衬底10上，通过例如CVD法沉积绝缘膜以形成层间绝缘膜74。
然后，通过已知的互连形成工艺，将接触栓76埋入层间绝缘膜74中，形成通过接触栓76与晶体管的各端子连接的第一级互连层78。接触栓76可以由钨（W）、铝（Al）、铜(Cu)或其它材料形成。可以利用钛（Ti）、钽（Ta）或其它材料作为防止这些金属扩散的阻挡金属。互连层78可以由钨、铝、铜或其它材料形成，钛、钽或其它材料能够用作阻挡金属。
之后，根据需要，进行指定的后端工艺，例如第二级和其后的互连层等的形成，完成半导体器件。
如上所述，根据本实施例，能够提高漏极击穿电压，并且能够避免降低负击穿电压。因此能够在各种各样的应用中实现所需的击穿电压，如一般LDMOS晶体管和负耐压LDMOS晶体管的应用等，并且能够提高半导体器件的性能。
上述实施例能够覆盖其它各种改型。
例如，在上述实例中，示例出了n沟道LDMOS晶体管，但是可能反转n型导电类型和p型导电类型以形成p沟道LDMOS晶体管。在这种情况下，能够得到与如上所述相同的效应。
在以上实施例中描述的半导体器件的各组成部分、组成材料、制造条件等的俯视和横截面配置仅是一种实例，并且能够依照本领域技术人员的技术常识等适当地改型和变化。
这里引用的所有实例和条件性语言以教示为目的帮助读者理解本发明和发明人贡献的和概念，以促进技术，并且解释为不限于这些特别引用的实例和条件，说明书中这些实例的组合也不涉及显示本发明的优劣。尽管已经详细描述本发明的实施例，应该理解的是可以据此做出不违背本发明的精神和范围的各种变化、替换和更改。

Claims (17)

1.一种半导体器件，包括：
第一导电类型的半导体衬底；
形成在所述半导体衬底中的与所述第一导电类型相反的第二导电类型的第一区域；
形成在所述第一区域中的所述第一导电类型的第二区域；
形成在所述第二区域中的所述第二导电类型的源区；
形成在所述第一区域中的所述第二导电类型的漏区；
包括所述第一区域与所述第二区域之间的一部分边界的第一结部分，所述第一结部分位于所述漏区的侧面上；
包括所述第一区域与所述第二区域之间的一部分边界的第二结部分，所述第二结部分位于不同于所述第一结部分的位置处；
形成在所述半导体衬底中并且位于所述第二结部分上的器件隔离绝缘膜；
形成在所述第一结上方的栅极；以及
形成在所述器件隔离绝缘膜上并且电性独立于所述栅极、所述源区和所述漏区的导体图案。
2.根据权利要求1所述的半导体器件，其中
所述导体图案与所述半导体衬底电连接。
3.根据权利要求1所述的半导体器件，其中
所述栅极具有第一宽度，以及
所述导体图案具有大于所述第一宽度的第二宽度。
4.根据权利要求1所述的半导体器件，其中
所述栅极和所述导体图案环形布局，环绕所述第二区域。
5.根据权利要求1所述的半导体器件，其中
所述导体图案包括第一部分和第二部分，
所述第一部分位于比所述第二部分更靠近于所述栅极处，
所述第二部分与所述第一部分相连接，以及
所述第一部分的宽度小于所述第二部分的宽度。
6.根据权利要求1所述的半导体器件，其中
所述源区位于以第一距离远离所述第一结部分处，以及
所述漏区位于以比所述第一距离大的第二距离远离所述第一结部分处。
7.根据权利要求1所述的半导体器件，其中
所述栅极和所述导体图案由相同材料形成。
8.根据权利要求1所述的半导体器件，其中
所述第二结部分与所述器件隔离绝缘膜相连接。
9.一种半导体器件，包括：
第一导电类型的半导体衬底；
形成在所述半导体衬底中的与所述第一导电类型相反的第二导电类型的第一区域；
形成在所述第一区域中的所述第一导电类型的第二区域；
形成在所述第二区域中的所述第二导电类型的源区；
形成在所述第一区域中的所述第二导电类型的漏区；
包括所述第一区域与所述第二区域之间的一部分边界的第一结部分，所述第一结部分位于所述漏区的侧面上；
包括所述第一区域与所述第二区域之间的一部分边界的第二结部分，所述第二结部分位于不同于所述第一结部分的位置处；
形成在所述第一结上方的栅极；以及
形成在所述第二结部分上方并且电性独立于所述栅极的导体图案，
其中，第一电压被施加到所述半导体衬底和所述导体图案，以及
低于所述第一电压的第二电压被施加到所述第二区域。
10.根据权利要求9所述的半导体器件，其中
所述导体图案与所述半导体衬底电连接。
11.根据权利要求9所述的半导体器件，其中
所述栅极具有第一宽度，以及
所述导体图案具有大于所述第一宽度的第二宽度。
12.根据权利要求9所述的半导体器件，其中
所述栅极和所述导体图案环形布局，环绕所述第二区域。
13.根据权利要求9所述的半导体器件，其中
所述导体图案包括第一部分和第二部分，
所述第一部分位于比所述第二部分更靠近于所述栅极处，
所述第二部分与所述第一部分相连接，以及
所述第一部分的宽度小于所述第二部分的宽度。
14.根据权利要求9所述的半导体器件，其中
器件隔离绝缘膜形成在所述半导体衬底中并且位于所述第二结部分上，
其中所述导体图案位于所述器件隔离绝缘膜上。
15.根据权利要求9所述的半导体器件，其中
所述源区位于以第一距离远离所述第一结部分处，以及
所述漏区位于以比所述第一距离大的第二距离远离所述第一结部分处。
16.根据权利要求9所述的半导体器件，其中
所述栅极和所述导体图案由相同材料形成。
17.根据权利要求14所述的半导体器件，其中
所述第二结部分与所述器件隔离绝缘膜相连接。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6198292B2 (ja) * 2012-08-17 2017-09-20 ローム株式会社 半導体装置および半導体装置の製造方法
US9153691B1 (en) 2014-07-22 2015-10-06 Qualcomm Incorporated High voltage MOS transistor
ITUB20161081A1 (it) * 2016-02-25 2017-08-25 St Microelectronics Srl Dispositivo a semiconduttore con regione conduttiva sepolta, e metodo di fabbricazione del dispositivo a semiconduttore
JP7300968B2 (ja) * 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468336A (zh) * 2010-11-11 2012-05-23 富士通半导体股份有限公司 半导体器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023678A (en) * 1987-05-27 1991-06-11 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
JP2698645B2 (ja) * 1988-05-25 1998-01-19 株式会社東芝 Ｍｏｓｆｅｔ
JPH09289305A (ja) * 1996-04-19 1997-11-04 Rohm Co Ltd 半導体装置
JPH09293859A (ja) * 1996-04-25 1997-11-11 Rohm Co Ltd 半導体装置
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
US8598659B2 (en) * 2005-10-26 2013-12-03 Hewlett-Packard Development Company, L.P. Single finger gate transistor
JP5280056B2 (ja) 2008-01-10 2013-09-04 シャープ株式会社 Ｍｏｓ電界効果トランジスタ
JP4797203B2 (ja) * 2008-12-17 2011-10-19 三菱電機株式会社 半導体装置
JP5458809B2 (ja) 2009-11-02 2014-04-02 富士電機株式会社 半導体装置
WO2011152253A1 (ja) * 2010-06-04 2011-12-08 富士電機株式会社 半導体装置および駆動回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468336A (zh) * 2010-11-11 2012-05-23 富士通半导体股份有限公司 半导体器件

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