CN103515257A - 高密度半导体封装结构的封装方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000004806 packaging method and process Methods 0.000 title abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000010410 layer Substances 0.000 claims description 214
- 238000012856 packing Methods 0.000 claims description 36
- 239000000853 adhesive Substances 0.000 claims description 28
- 230000001070 adhesive effect Effects 0.000 claims description 26
- VAJVDSVGBWFCLW-UHFFFAOYSA-N 3-Phenyl-1-propanol Chemical compound OCCCC1=CC=CC=C1 VAJVDSVGBWFCLW-UHFFFAOYSA-N 0.000 claims description 14
- PMPVIKIVABFJJI-UHFFFAOYSA-N Cyclobutane Chemical compound C1CCC1 PMPVIKIVABFJJI-UHFFFAOYSA-N 0.000 claims description 14
- DYUQAZSOFZSPHD-UHFFFAOYSA-N Phenylpropyl alcohol Natural products CCC(O)C1=CC=CC=C1 DYUQAZSOFZSPHD-UHFFFAOYSA-N 0.000 claims description 14
- 239000004642 Polyimide Substances 0.000 claims description 14
- 239000003822 epoxy resin Substances 0.000 claims description 14
- 229920000647 polyepoxide Polymers 0.000 claims description 14
- 229920001721 polyimide Polymers 0.000 claims description 14
- 238000007639 printing Methods 0.000 claims description 13
- 238000000465 moulding Methods 0.000 claims description 12
- 238000007641 inkjet printing Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 239000000956 alloy Substances 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 3
- 239000012790 adhesive layer Substances 0.000 claims description 2
- 230000007613 environmental effect Effects 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 9
- 230000001788 irregular Effects 0.000 description 8
- 238000005286 illumination Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000005416 organic matter Substances 0.000 description 4
- 238000011161 development Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010420 art technique Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229910052573 porcelain Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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Abstract
本发明涉及一种高密度半导体封装结构的封装方法。包括如下步骤：S1、提供基板，具有焊盘；S2、提供至少一裸片，具有电极焊垫，将所述至少一裸片粘贴至基板上；S3、形成油墨走线，自S2步骤提供的裸片的电极焊垫引出并向下延伸至焊盘；S4、再次提供至少一裸片，具有电极焊垫，并将该至少一裸片粘贴至已被粘贴且位于基板上方的顶层的裸片；S5、再次形成油墨走线，自与S4步骤提供的裸片的电极焊垫引出并向下延伸至与S4步骤提供的裸片相邻且位于下层已形成的油墨走线或者焊盘上。本发明具有尺寸小、厚度薄、高密度、多引脚的优点的高密度半导体封装结构，同时工艺简单、周期短、环保且容易实现。
Description
技术领域
本发明涉及半导体封装领域，尤其涉及一种高密度半导体封装结构的封装方法。
背景技术
随着电子产品的轻薄化、小型化、多功能化及高容量的发展，要求封装体厚度更薄、尺寸更小、引脚更多、密度更高，因此对封装结构和封装技术提出了挑战。传统的封装技术已不适合高密度及多引脚的封装体的发展，目前最典型的封装工艺是用打线键合来作为线路连接方式，存在以下问题：1.芯片的电极焊垫只能在芯片四周矩阵排列，限制了电极焊垫的数量；2.多层芯片堆叠时，上层芯片的电极焊垫距离边缘要保证一定的距离，下面的芯片距离上面的芯片边缘也要保证一定的距离防止打线时瓷嘴碰到上面的芯片，增加了封装体的尺寸；3.打线工艺的线弧比较高，封装体的整体厚度相对较厚；4.电极焊垫底层需要特殊的设计，须能够承受打线工艺施加的力；5.打线工艺比较复杂，影响的因素比较多。
有鉴于此，有必要对现有的高密度半导体封装结构的封装方法予以改进以解决上述问题。
发明内容
本发明的目的在于提供一种高密度半导体封装结构的封装方法，其尺寸小、厚度薄、高密度、多引脚并有利于降低生产制造成本和周期。
为实现前述目的，本发明采用如下技术方案：一种高密度半导体封装结构的封装方法，包括如下步骤：
S1、提供基板，具有粘贴面和自粘贴面向外暴露的焊盘；
S2、提供至少一裸片，所述裸片具有相对设置的上表面和下表面、连接上表面和下表面的侧表面以及自下表面向外暴露的电极焊垫，将所述至少一裸片粘贴至所述基板上，所述裸片的下表面粘着在所述粘贴面上；
S3、形成油墨走线，所述油墨走线自S2步骤提供的裸片的电极焊垫引出并在侧表面外侧向下延伸至所述基板的焊盘；
S4、再次提供至少一裸片，该裸片也具有相对设置的上表面和下表面、连接上表面和下表面的侧表面以及自下表面向外暴露的电极焊垫，并将该至少一裸片的下表面粘贴至已被粘贴且位于基板上方的顶层的裸片的上表面；
S5、再次形成油墨走线，该油墨走线自与S4步骤提供的裸片的电极焊垫引出并向下延伸至与S4步骤提供的裸片相邻且位于下层已形成的油墨走线或者所述基板的焊盘上。
作为本发明的进一步改进，重复S4步骤和S5步骤以形成多层裸片和与每层裸片相对应的油墨走线。
作为本发明的进一步改进，所述S2步骤提供的裸片的侧表面相较粘贴面呈大于90度且小于180度的角度延伸，所述S4步骤提供的裸片的侧表面相较粘贴面呈大于90度且小于180度的角度延伸。
作为本发明的进一步改进，所述上层的裸片沿所述裸片的厚度方向的正投影将与其相邻的下层的裸片的电极焊垫遮蔽。
作为本发明的进一步改进，所述S3步骤形成的油墨走线贴附于S2步骤提供的裸片的侧表面，所述S5步骤形成的油墨走线贴附于S4步骤提供的裸片的侧表面。
作为本发明的进一步改进，在S2步骤、S5步骤中，提供的所述裸片均通过聚酰亚胺或苯丙环丁烯或环氧树脂作为粘结物固定在位于其下侧并与其相邻的基板的粘贴面或者裸片的上表面上，以在每一裸片和位于其下侧并与其相邻的基板或者裸片之间形成粘合层。
作为本发明的进一步改进，所述S2步骤在粘贴完成提供的裸片之后还包括S21，在S2步骤提供的裸片的侧表面的外侧形成具有相较于所述基板的粘贴面呈大于90度且小于180度的角度延伸的外表面的绝缘介质层；所述S3步骤形成的油墨走线贴附在所述S21步骤形成的绝缘介质层的外表面上；所述S4步骤在粘贴完成再次提供的裸片之后还包括S41，在S4步骤提供的裸片的侧表面上形成具有相较于所述基板的粘贴面呈大于90度且小于180度的角度延伸的外表面的绝缘介质层；所述S5步骤形成的油墨走线贴附在所述S41步骤形成的绝缘介质层的外表面上。
作为本发明的进一步改进，所述绝缘介质层由聚酰亚胺或苯丙环丁烯或环氧树脂作为材料以喷墨或者印刷的方法成型。
作为本发明的进一步改进，所述S2步骤中，所述提供的至少一裸片与基板的粘结通过如下方式实现：于基板的粘贴面上设置粘结物，将所述裸片的下表面放置在粘结物上并将裸片朝基板方向按压致粘结物从粘贴面和裸片的下表面溢出且包覆裸片的侧表面，以形成具有相较粘贴面呈大于90度且小于180度的角度延伸的外表面的粘结层；所述S4步骤中，所述S4步骤提供的裸片与已被粘贴且位于基板上方的顶层裸片的上表面的粘结通过如下方式实现：于已被粘贴且位于基板上方的顶层裸片的上表面上设置粘结物，将S4步骤提供的裸片的下表面放置在粘结物上并将其朝基板方向按压致粘结物从已被粘贴且位于基板上方的顶层裸片的上表面和S4步骤提供的裸片的下表面溢出且包覆S4步骤提供的裸片的侧表面，以形成具有相较粘贴面呈大于90度且小于180度的角度延伸的外表面的粘结层。
作为本发明的进一步改进，所述S3步骤形成的油墨走线贴附在所述S2步骤形成的粘结层的外表面上；所述S5步骤形成的油墨走线贴附在所述S4步骤形成的粘结层的外表面上。
作为本发明的进一步改进，所述S2步骤提供的裸片的侧表面相较粘贴面呈大于0度且小于或等于90度的角度延伸。
作为本发明的进一步改进，所述粘结层为：聚酰亚胺或苯丙环丁烯或环氧树脂。
作为本发明的进一步改进，所述上层的裸片或者粘结层沿所述裸片的厚度方向的正投影将与其相邻的下层的裸片的电极焊垫遮蔽。
作为本发明的进一步改进，所述S2步骤在粘贴完成提供的裸片之后还包括：在S2步骤提供的裸片的部分上表面上形成绝缘介质层，所述绝缘介质层位于S2步骤提供的裸片的侧表面的上端与电极焊垫之间；所述S4步骤在粘贴完成提供的裸片之后还包括：在S4步骤提供的裸片的部分上表面上形成绝缘介质层，所述绝缘介质层位于S4步骤提供的裸片的侧表面的上端与电极焊垫之间。
作为本发明的进一步改进，所述油墨走线具有连接电极焊垫的首端、以及连接焊盘或者位于其下层的油墨走线的尾端，所述上层油墨走线尾端沿裸片的水平方向上位于与其相连接的下层油墨走线首端的外侧。
作为本发明的进一步改进，位于所述基板上方的裸片呈锥型层叠设置。
作为本发明的进一步改进，位于所述基板上方的裸片呈层叠设置，每层裸片中包括若干个并列设置的子裸片，位于同一层中的若干子裸片之间设置有相互连接的粘结层。
作为本发明的进一步改进，所述油墨走线由金属或合金油墨、或者导电无机物或导电有机油墨材料以喷墨或者印刷方式成型。
作为本发明的进一步改进，在所述S3或S5步骤中，所述油墨走线为层叠设置的多层，并且该多层油墨走线中位于上层的油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层。
通过本发明的高密度半导体封装结构封装方法可形成具有尺寸小、厚度薄、高密度、多引脚优点的高密度半导体封装结构，同时该封装方法与现有技术相比工艺简单、周期短、环保且容易实现。
附图说明
图1为本发明实施例一中高密度半导体封装结构的剖视图。
图2为图1中高密度半导体封装结构中的裸片的结构示意图。
图3为图1中高密度半导体封装结构的俯视图。
图4至图10为图1中高密度半导体封装结构的封装方法的实施步骤示意图。
图11为本发明实施例二中高密度半导体封装结构的剖视图。
图12为本发明实施例三中高密度半导体封装结构的剖视图。
图13为图12中高密度半导体封装结构中的裸片的结构示意图。
图14至图18为图12中高密度半导体封装结构的封装方法的实施步骤示意图。
图19为本发明实施例四中高密度半导体封装结构的剖视图。
具体实施方式
请参见图1至3，本发明实施例一中的高密度半导体封装结构包括基板1和设置在基板1上的裸片模组。裸片模组包括若干层叠设置的裸片21和形成在每层裸片21上的以连接上下层裸片21或者连接裸片21和焊盘14的若干油墨走线22，每片裸片21的结构相同，每片裸片21的电极焊垫216可任意设置在每片裸片21的上表面213上并且上层的裸片21沿裸片21的厚度方向的正投影将与其相邻的下层裸片21的电极焊垫216遮蔽。下面结合本实施例，对高密度半导体封装结构的各部分进行具体描述：
基板1具有相对设置的第一表面11和第二表面12、连接第一表面11和第二表面12的第三表面13、以及自第一表面11向外暴露的焊盘14。上述第一表面11为粘贴面。
在本实施例中，裸片21包括呈锥形层叠设置的两片，可分为基层裸片211和顶层裸片212。基层裸片211和顶层裸片212结构相同，尺寸不同，基层裸片211的尺寸大于顶层裸片212。基层裸片211和顶层裸片212均具有相对设置的上表面213和下表面214、连接上表面213和下表面214的侧表面215、以及自上表面213向外暴露的电极焊垫216。基层裸片211的下表面214粘贴在基板1的粘贴面11上。顶层裸片212的下表面214粘结在基层裸片211的上表面213上。基层裸片211和顶层裸片212的侧表面215相较粘贴面11均呈大于90度且小于180度的角度延伸。顶层裸片212沿裸片21的厚度方向的正投影将基层裸片211的电极焊垫216遮蔽。
在基层裸片211的下表面214与粘贴面11之间设置有粘结层23，顶层裸片212的下表面214与基层裸片211的上表面215之间也同样设置有粘结层23。通过粘结层23将基层裸片211和粘贴面11、顶层裸片212和基层裸片211分别固定。粘结层23可由聚酰亚胺或苯丙环丁烯或环氧树脂形成。当然，也可以不采用粘结层23，而采用其他方式将基层裸片211和粘贴面14、顶层裸片212和基层裸片211分别固定。
油墨走线22用以连接上下相邻的裸片21或者用以连接裸片21和基板1。由于本实施例中仅包括有层叠设置的基层裸片211和顶层裸片212，故将基层裸片211和顶层裸片212上分别设置的油墨走线22分别称为基层油墨走线221和顶层油墨走线222。基层油墨走线221用以连接基层裸片211的电极焊垫216和基层1上的焊盘14。基层油墨走线221具有连接基层油墨走线211电极焊垫216的首端223、以及连接基板1焊盘14的尾端224。顶层油墨走线222用以连接顶层裸片212电极焊垫216和基层油墨走线。顶层油墨走线222具有连接顶层裸片212的电极焊垫216的首端223、以及连接基层油墨走线221的尾端224。沿裸片21的水平方向，顶层油墨走线222的尾端224位于基层油墨走线221首端223的外侧。在此，由于基层油墨走线221连接至焊盘14，顶层油墨走线222又连接至基层油墨走线221，所以，基层油墨走线221和顶层油墨走线222均与焊盘14电性连接。除此之外，上述顶层油墨走线222也可以直接连接至焊盘14（未图示）。上述基层油墨走线221和顶层油墨走线222均为金属或合金油墨、或者导电无机物或导电有机油墨。
在本实施例中，基层油墨走线221和顶层油墨走线222均为单层设置。诚然，形成在每层裸片上的油墨走线也可为层叠设置的多层（未图示），并且该多层油墨走线中的上层油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层。
在本实施例中，裸片模组还包括设置在基层裸片211侧表面215和基层油墨走线221之间、设置在顶层裸片212的侧表面215和顶层油墨走线222之间的绝缘介质层24。绝缘介质层24具有相较粘贴面呈大于90度且小于180度的角度延伸的外表面241。在本实施例中，基层裸片211和顶层裸片212的侧表面215分别与与其相对应的绝缘介质层24的外表面241平行。绝缘介质层24通过喷墨或者印刷成型在相对应的侧表面215上。由于外表面241相较于粘贴面11均呈大于90度且小于180度的角度延伸，所以，在成型时，基层油墨走线221和顶层油墨走线222分别自基层裸片211和顶层裸片222的电极焊垫216引出并贴附于对应的绝缘介质层24的外表面241向下延伸形成。基层油墨走线221和顶层油墨走线222分别通过喷墨或者印刷成型在相对应的绝缘介质层24的外表面241上。除本实施例外，也可以不设置绝缘介质层24，而是直接将基层油墨走线221和顶层油墨走线222通过喷墨或者印刷分别成型在基层裸片211和顶层裸片212的侧表面215上。在此种情况下，基层油墨走线221和顶层油墨走线222则是分别自基层裸片211和顶层裸片222的电极焊垫216引出并贴附侧表面215向下延伸形成。
由于采用油墨走线进行连接、电极焊垫216可自裸片21上表面213的任意位置向外暴露，从而上层的裸片21沿裸片21的厚度方向的正投影将与其相邻的下层的裸片21的电极焊垫216遮蔽，进而使得本实施例中的高密度半导体封装结构具有尺寸小、厚度薄、高密度、多引脚等优点。
在本实施例中裸片模组呈锥形层叠设置，但除此结构外，裸片模组还可以采用不规则设置。裸片模组也可以设置成两层以上，即在本实施例一中的顶层裸片上再层叠设置若干层的裸片。而裸片模组内的每层裸片可以包括若干个并列设置的子裸片，每个子裸片之间又通过粘结层连接。该粘结层可以与本实施例中的粘结层相同。请参见图12所示的实施二中的高密度半导体封装结构，在该实施例中，裸片21呈不规则设置并且在最底层的裸片21内包含有两个子裸片（未标号）。
以下请结合见图4至图10所示的实施步骤示意图对实施例一中的高密度半导体封装结构的封装方法做详细描述。
请结合图4，提供基板1（步骤S1），基板1具有相对设置的第一表面11和第二表面12、连接第一表面11和第二表面12的第三表面13、以及自第一表面11向外暴露的焊盘14，由于在后续步骤中需在第一表面11上设置裸片21，所以该第一表面11作为粘贴面。
请结合图5，提供一裸片211并将该裸片211粘着在基板1上（步骤S2）。裸片211具有相对设置的上表面213和下表面214、连接上表面213和下表面214的侧表面215、以及自上表面213向外暴露的电极焊垫216。由于该裸片211粘着在基板1上，所以将此裸片211作为基层裸片。基层裸片211通过下表面213粘着在基板1的粘贴面11上。在此，基层裸片211通过聚酰亚胺或苯丙环丁烯或环氧树脂作为粘结物固定在位于其下侧且与其相邻的基板1的粘结面11上，从而在基层裸片211和基板1的粘结面11之间还形成有通过上述粘结物形成的粘结层23。基层裸片211的侧表面215相较粘贴面11呈大于90度且小于180度的角度延伸。基层裸片211的电极焊垫216可设置在该基层裸片211的上表面213的任意位置。
请结合图6，S2步骤在粘贴完成提供的裸片211之后，在S2步骤提供的裸片211的侧表面215形成绝缘介质层24（步骤S21）。所形成的绝缘介质层24先由聚酰亚胺或苯丙环丁烯或环氧树脂作为材料以喷墨或者印刷等方法成型，然后再经过烘烤（温度：100至400摄氏度）或者紫外线光照等技术进行加速处理。其厚度在几微米到几十微米之间。绝缘介质层24具有相较基板1的粘贴面11呈大于90度且小于180度的角度延伸的外表面241。在本实施例中，该绝缘介质层24同时还形成于部分上表面213，该部分上表面213为上表面213中侧表面214上端到电极焊垫216的部分。外表面241与基层裸片211的侧表面215平行。
请结合图7，在形成油墨走线221（步骤S3），该油墨走线221自S2步骤提供的裸片211的电极焊垫216引出并在侧表面215外侧向下延伸至基板1的焊盘14。油墨走线221贴附在S21步骤形成的绝缘介质层24的外表面241。在本实施例中，由于S2步骤提供的裸片21为基层裸片211，所以将在本步骤中形成的油墨走线221称为基层油墨走线。通过上述描述可以看出，基层油墨走线221具有连接电极焊垫216的首端223、以及连接焊盘14的尾端224。所形成的基层油墨走线221由金属或合金油墨、或者导电无机物或导电有机物油墨材料以喷墨或者印刷等方式成型，然后再通过烘烤（温度：50至500摄氏度）或者紫外线光照等技术进行加速处理。基层油墨走线221厚度在几微米之几百微米之间，宽度在几微米至几百微米之间。在本实施例中，基层油墨走线221为单层设置。诚然，本步骤中形成的油墨走线也可为层叠设置的多层，并且在多层油墨走线中位于上层的油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层，且位于上层的油墨走线自S2步骤提供的裸片211的电极焊垫引出并贴附位于下层且相邻设置的绝缘介质层向下延伸至基板1的焊盘14。
请结合图8，再次提供一裸片212，该裸片212具有相对设置的上表面213和下表面214、连接上表面213和下表面214的侧表面215、以及自上表面213向外暴露的电极焊垫216，并将该裸片212的下表面214粘贴至已被粘贴且位于基板1上方的顶层的裸片211的上表面213（步骤S4）。裸片212的侧表面215相较粘贴面11呈大于90度且小于180度的角度延伸。而且位于上层的裸片212沿裸片21的厚度方向的正投影将与其相邻的下层裸片211的电极焊垫216遮蔽。在本实施例中，S2步骤中已被粘贴的基层裸片211即为本实施例中在本步骤S4之前位于基板1上方的顶层的裸片211，并且在本步骤S4完成后，S4步骤提供并粘贴的裸片212即变为顶层的裸片，在呈两层设置的本实施例中，即将该裸片212称为顶层裸片。所以，该顶层裸片212的下表面213粘贴在基层裸片211的上表面213上，顶层裸片212的侧表面215相较粘贴面11呈大于90度且小于180度的角度延伸，顶层裸片212沿裸片21的厚度方向的正投影将基层裸片的电极焊垫216遮蔽。由于基层裸片211的电极焊垫216可在基层裸片211的上表面213的任意位置上设置并且基层裸片211的电极焊垫216又由顶层裸片212遮蔽，从而使得本实施例中的高密度半导体封装结构具有尺寸小、厚度薄、高密度和多引脚等优点。顶层裸片212的电极焊垫216可设置在该顶层裸片212的上表面213的任意位置。顶层裸片212通过聚酰亚胺或苯丙环丁烯或环氧树脂作为粘结物固定在基层裸片211的上表面213，从而基层裸片211的上表面213和顶层裸片212的下表面214之间设置有通过上述粘结物形成的粘结层23。顶层裸片212与基层裸片211呈锥形层叠设置。
请结合图9，S4步骤在粘贴完成再次提供的裸片212之后，在步骤S4提供的裸片212的侧表面215上形成绝缘介质层24（步骤S41）。绝缘介质层24具有相较基板1的粘贴面11呈大于90度且小于180度的角度延伸的外表面241。所形成的绝缘介质层24先由聚酰亚胺或苯丙环丁烯或环氧树脂作为材料以喷墨或者印刷等方法成型，然后再经过烘烤（温度：100至400摄氏度）或者紫外线光照等技术进行加速处理。其厚度在几微米到几十微米之间。在本实施例中，本步骤中形成的绝缘介质层24同时还形成在顶层裸片212的部分上表面213，该部分上表面213为上表面213中侧表面215上端到电极焊垫216的部分。外表面241与顶层裸片212的侧表面213平行。
请结合图10，再次形成油墨走线222，该油墨走线222自S4步骤提供的裸片212的电极焊垫216引出并向下延伸至S4步骤提供的裸片212相邻且位于下层已形成的油墨走线221或者焊盘14上（步骤S5）。本步骤中形成的油墨走线222贴附在S41步骤形成的绝缘介质层24的外表面241上。在本实施例中，由于S4步骤提供的裸片212为顶层裸片，所以，将本步骤中形成的油墨走线222称为顶层油墨走线。通过上述描述可以看出，顶层油墨走线222具有连接电极焊垫216的首端223、以及连接焊盘14的尾端224。顶层油墨走线222的首端223连接于顶层裸片212的电极焊垫216，其尾端224则连接于基层油墨走线221。沿裸片21的水平方向上，顶层油墨走线222的尾端224位于基层油墨走线221首端223的外侧。除本实施例外，该顶层油墨走线222也可以直接连接至焊盘14。所形成的顶层油墨走线222由金属或合金油墨、或者导电无机物或导电有机物油墨材料以喷墨或者印刷等方式成型，然后再通过烘烤（温度：50至500摄氏度）或者紫外线光照等技术进行加速处理。顶层油墨走线222厚度在几微米之几百微米之间，宽度在几微米至几百微米之间。
在本实施例中，该顶层油墨走线222为单层设置。诚然，再次形成的油墨走线为层叠设置的多层，并且在该多层油墨走线中位于上层的油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层，位于上层的油墨走线自S5步骤提供的裸片的电极焊垫引出并贴附位于下层且相邻设置的绝缘介质层向下延伸至S3步骤形成的油墨走线或基板的焊盘。
在此需要说明的是：在本发明的中也可以不在基层裸片211和顶层裸片212上形成绝缘介质层24 ，而是将基层油墨走线221和顶层油墨走线222直接形成在基层裸片211和顶层裸片212上。在此种情况下，基层油墨走线221和顶层油墨走线222分别直接贴附于基层裸片211和顶层裸片212的侧表面215。而其形成方式与本实施例基本相同，故在此不再描述。
上述基层裸片211、顶层裸片212、与基层裸片211和顶层裸片212相对应设置的基层油墨走线221和顶层油墨走线222以及粘结层23和绝缘介质层24组成设置在基板1上的裸片模组。在本实施例中，裸片模组仅由基层裸片211和顶层裸片212形成的呈锥形两层式层叠设置。但除此结构外，还可以采用不规则设置。裸片模组中的裸片也可以为两层以上，即，在本实施例中的顶层裸片212上再层叠设置若干层的裸片。而裸片模组内的每层裸片21可以包括若干个并列设置的子裸片，每个子裸片之间通过粘结层连接，该粘结层可以与实施例一中的粘结层23相同。请参见图11所示的实施二中的高密度半导体封装结构，在该实施例中，裸片21呈不规则设置并且在最底层的裸片内包含有两个子裸片（未标号）。
形成两层以上的封装方法同实施例一中的S4步骤至S5步骤基本相同，即：重复S4步骤至S5步骤以形成多层裸片和与每层裸片相对应的油墨走线。
通过上述高密度半导体封装结构的封装方法具有工艺简单、周期短、环保且容易实现的优点。
请参见图12、13，本发明实施例三中的高密度半导体封装结构包括基板1和设置在基板1上的裸片模组。裸片模组包括两片层叠设置的裸片21’和形成在每层裸片21’上的以连接上下层裸片21’或者连接裸片21’和焊盘14的若干油墨走线、以及设置在每层裸片21’上的粘结层23’。由于本实施例中部分结构与实施例一相同，故相同部分不再进行详细描述。
裸片21’包括呈锥形层叠设置的基层裸片211’和顶层裸片212’， 基层裸片211’和顶层裸片212’结构相同，尺寸不同。基层裸片211’的尺寸大于顶层裸片212’。基层裸片211’和顶层裸片212’均具有相对设置的上表面213’和下表面214’、连接上表面213’和下表面214’的侧表面215’、以及自上表面213’向外暴露的电极焊垫216’。在本实施中，该侧表面215’相较粘贴面11均呈90度的角度延伸。除本实施例外，该侧表面215’也可以相较粘贴面11呈大于0度且小于90度的角度延伸。
粘结层23’由聚酰亚胺或苯丙环丁烯或环氧树脂形成。其包覆在裸片21’的下表面214’和侧表面215’上。其目的之一在于将基层裸片211’固定在基板1上、将顶层裸片212’固定在基层裸片211’上。目的之二在于在裸片21’的外侧面215’的外侧上形成相较粘贴面11呈大于90度且小于180度的角度延伸的外表面231’，从而利于油墨走线的成型。在本实施例中，沿裸片21’的厚度方向，粘结层23’的正投影将基层裸片211’的电极焊垫216’遮蔽。当然，除了通过粘结层23’的正投影将基层裸片211’ 电极焊垫216’遮蔽外，也可以将电极焊垫216’靠里设置，即顶层裸片222’ 的正投影将基层裸片211’ 电极焊垫216’遮蔽。由于电极焊垫216’可以在上表面213’任意分布，所以使得本实施例的高密度半导体封装结构的整体尺寸小、厚度薄、高密度和多引脚。
油墨走线包括基层油墨走线221和顶层油墨走线222，基层油墨走线221自基层裸片211’的电极焊垫216’引出并在基层裸片211’的侧表面215’的外侧向下延伸至基板1的焊盘14，顶层油墨走线222自顶层裸片212’的电极焊垫216’引出并在顶层裸片212’的侧表面215’的外侧向下延伸至基层油墨走线222。本实施例中的基层油墨走线221和顶层油墨走线222分别贴附于与其对应层的裸片21’的粘结层23’的外表面231’上。同实施例一，基层油墨走线221和顶层油墨走线222分别具有首端223和尾端224。而沿裸片21的水平方向，顶层油墨走线222的尾端224位于基层油墨走线221首端223的外侧。同样的同实施例一，该顶层油墨走线222的尾端224也可以直接与焊盘14连接。
在本实施例中，同实施例一，基层油墨走线221和顶层油墨走线222基层油墨走线221和顶层油墨走线222为单层设置，诚然，形成在每层裸片上的油墨走线也可为层叠设置的多层，并且该多层油墨走线中的上层油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层。
在本实施例中的裸片模组呈锥形层叠设置，但除此结构外，裸片模组也可以采用不规则设置。裸片模组也可以设置成两层以上，即，在本实施例中的顶层裸片212’上在层叠设置若干层的裸片21’。而裸片模组内的每层裸片21’可以包括若干个并列设置的子裸片，每个子裸片之间通过粘结层连接，该粘结层可以与实施例三中的粘结层23’相同。请参见图19所示的实施四中的高密度半导体封装结构，在该实施例中，裸片21’呈不规则设置并且在最底层的裸片内包含有两个子裸片。
由于采用油墨走线进行连接、每层裸片的电极焊垫设置在每层裸片的上表面的任意位置、并且上层的裸片或者粘结层沿裸片的厚度方向的正投影将与其相邻的下层的裸片的电极焊垫遮蔽，所以本实施例中的高密度半导体封装结构具有尺寸小、厚度薄、高密度、多引脚等优点。
以下请结合见图14至图18所示的实施步骤示意图对实施例三中的高密度半导体封装结构的封装方法做详细描述。
请结合图14，提供基板1（步骤S1），基板1具有相对设置的第一表面和第二表面12、连接第一表面和第二表面12的第三表面13、以及自第一表面向外暴露的焊盘14，由于在后续步骤中需在第一表面上设置裸片21，所以该第一表面作为粘贴面11。
请结合图15，提供一裸片211’并将该裸片211’粘着在基板1上（步骤S2）。裸片211’具有相对设置的上表面213’和下表面214’、连接上表面213’和下表面214’的侧表面215’、以及自上表面213’向外暴露的电极焊垫216’。该电极焊垫216’可以设置在该裸片211’的上表面213’的任意位置，在本实施中，该电极焊垫216’靠外设置。裸片211’通过下表面213’粘着在基板1的粘贴面11上。由于该裸片211’粘着在基板1上，所以将此裸片211’作为基层裸片。
在上述S2步骤中，基层裸片211’与基板1的粘结通过如下方式实现：于基板1的粘贴面11上设置粘结物，将基层裸片211’的下表面214’放置在粘结物上并将基层裸片211’朝基板1方向按压致粘结物从粘贴面11和基层裸片211’的下表面214’溢出且包覆基层裸片211’的侧表面215’，从而形成具有相较粘贴面11呈大于90度且小于180度的角度延伸的外表面231’的粘结层23’。由于粘结层23’是自粘贴面11和基层裸片211’的下表面214’溢出且包覆在基层裸片211’的外表面231’上，所以该侧表面215’相较粘贴面11呈大于0度且小于或等于90度的角度延伸，在本实施例中，该侧表面215’相较粘贴面11呈90度的角度延伸。该粘结层23’为聚酰亚胺或苯丙环丁烯或环氧树脂。
在本实施例中，S2步骤在粘贴完成提供的裸片221’之后还包括：在S2步骤提供的裸片221’的部分上表面213上形成绝缘介质层24’，绝缘介质层24’位于S2步骤提供的裸片221’的侧表面215’上端与电极焊垫216’之间。
请参见图16，形成油墨走线221，该油墨走线221自S2步骤提供的裸片211’的电极焊垫216’引出并在侧边面215外侧向下延伸至基板1的焊盘14（步骤S3）。该油墨走线221贴附在S2步骤中形成的粘结层23’的外表面231’上。由于S2步骤提供的裸片21’为基层裸片211’，所以将在本步骤中形成的油墨走线221称为基层油墨走线。通过上述描述可以看出，基层油墨走线221具有连接电极焊垫216的首端223、以及连接焊盘14的尾端224。所形成的基层油墨走线221由金属或合金油墨、或者导电无机物或导电有机物油墨材料以喷墨或者印刷等方式成型，然后再通过烘烤（温度：50至500摄氏度）或者紫外线光照等技术进行加速处理。基层油墨走线221厚度在几微米之几百微米之间，宽度在几微米至几百微米之间。
在本实施例中，基层油墨走线221为单层设置。诚然，本步骤中形成的油墨走线也可为层叠设置的多层，该多层油墨走线中位于上层的油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层，并且位于上层的油墨走线自S2步骤提供的裸片211’的电极焊垫引出并贴附位于下层且相邻设置的绝缘介质层向下延伸至基板1的焊盘14。
请结合图17，再次提供一裸片212’，该裸片212’也具有相对设置的上表面213’和下表面214’、连接上表面213’和下表面214’的侧表面215’、以及自上表面213’向外暴露的电极焊垫216’，并将该裸片212’的下表面粘贴至已被粘贴且位于基板1’上方的顶层的裸片211’的上表面213’（步骤S4）。并且位于上层的裸片212’或者粘结层23’沿裸片21’的厚度方向的正投影将与其相邻的下层的裸片211’的电极焊垫216’遮蔽。在本实施例中，已被粘贴且位于基板1上方的顶层的裸片为S2步骤中提供的基层裸片211’，并且在本步骤S4完成之后，S4步骤提供并粘贴的裸片212’即变为顶层的裸片，在呈两层设置的本实施例中，即将该裸片212’称为顶层裸片。所以，该顶层裸片212’的下表面213’粘贴在基层裸片211’的上表面213’上，并且通过粘结层23’沿裸片21’的厚度方向的正投影将基层裸片211’的电极焊垫216’遮蔽。
在本实施例中，S4步骤在粘贴完成提供的裸片222’之后还包括：在S4步骤提供的裸片222’的部分上表面上形成绝缘介质层24’，绝缘介质层24’位于S4步骤提供的裸片222’的侧表面215’与电极焊垫216’之间
在上述S4步骤中，顶层裸片212’与基层裸片211’的粘贴通过如下方式实现：于基层裸片211’的上表面214’上设置粘结物，将顶层裸片212’的下表面214’放置在粘结物上并将顶层裸片212’朝基板1方向按压致粘结物从基层裸片211’的上表面214’和顶层裸片212’的下表面214’溢出且包覆顶层裸片212’的侧表面215’，从而形成具有相较粘贴面11呈大于90度且小于180度的角度延伸的外表面231’的粘结层23’。由于粘结层23’是自基层裸片211’的上表面214’和顶层裸片222’的下表面214’溢出且包覆在顶层裸片222’的侧表面215’上，所以该顶层裸片222’的侧表面215’相较粘贴面11呈大于0度且小于或等于90度的角度延伸，在本实施例中，该侧表面215’相较粘贴面11呈90度的角度延伸。该粘结层23’为聚酰亚胺或苯丙环丁烯或环氧树脂。
请结合图18，再次形成油墨走线222，该油墨走线222自与S4步骤提供的裸片212’的电极焊垫216’引出并向下延伸至S4步骤提供的裸片212’相邻且位于下层已形成的油墨走线221或者基板1的焊盘14上（步骤S5）。本步骤中形成的油墨走线221贴附在S4步骤形成的粘结层23’的外表面231’上。在本实施例中，由于S4步骤提供的裸片212’称为顶层裸片，所以，将本步骤中形成的油墨走线222称为顶层油墨走线。通过上述描述可以看出，顶层油墨走线222具有连接电极焊垫216’的首端223、以及连接焊盘14的尾端224。顶层油墨走线222的首端223连接于顶层裸片212的电极焊垫216’，其尾端224则连接于基层油墨走线221。沿裸片21的水平方向上，顶层油墨走线222的尾端224位于基层油墨走线221首端223的外侧。除本实施例外，该顶层油墨走线222也可以直接连接至焊盘14（未图示）。所形成的顶层油墨走线222由金属或合金油墨、或者导电无机物或导电有机物油墨材料以喷墨或者印刷等方式成型，然后再通过烘烤（温度：50至500摄氏度）或者紫外线光照等技术进行加速处理。基层油墨走线221厚度在几微米之几百微米之间，宽度在几微米至几百微米之间。
上述基层裸片211’、顶层裸片212’、与基层裸片211’和顶层裸片212’相对应设置的基层油墨走线221和顶层油墨走线222以及粘结层23’组成设置在基板1上的裸片模组。在本实施例中，裸片模组仅由基层裸片211’和顶层裸片212’形成的呈锥形层叠设置的两层。但除此结构外，还可以采用不规则设置。裸片模组也可以为两层以上，即在本实施例中的顶层裸片212’上再层叠设置若干层的裸片。而裸片模组内的每层裸片可以包括若干个并列设置的子裸片，每个子裸片之间通过粘结层23’连接，该粘结层可以与本实施例中的粘结层相同。请参见图19所示的实施四中的高密度半导体封装结构，在该实施例中，裸片21’呈不规则设置并且在最底层的裸片内包含有两个子裸片。
在本实施例中，该顶层油墨走线222为单层设置。诚然，上述步骤中，再次形成的油墨走线为层叠设置的多层，并且该多层油墨走线中位于上层的油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层，位于上层的油墨走线自S5步骤提供的裸片的电极焊垫引出并贴附位于下层且相邻设置的绝缘介质层向下延伸至S3步骤形成的油墨走线或基板的焊盘。
形成两层以上的封装方法同实施例一中的S4步骤至S5步骤基本相同，即：重复S4步骤至S5步骤以形成多层裸片和与每层裸片相对应的油墨走线。
综上所述，通过采用本发明高密度半导体封装结构的封装方法对裸片21及与其相应的油墨走线221、222逐层封装，由此可使得裸片21上的电极焊垫216进行随意设置，即可位于裸片21的侧缘，也可靠中间位置设置；同时设置于同一裸片21上的油墨走线221、222也可根据电极焊垫216的密集度进行层叠设置，从而形成具有尺寸小、厚度薄、高密度、多引脚优点的高密度半导体封装结构，并且该种封装方法工艺简单、周期短、环保且容易实现。
尽管为示例目的，已经公开了本发明的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本发明的范围和精神的情况下，各种改进、增加以及取代是可能的。
Claims (19)
1.一种高密度半导体封装结构的封装方法，其特征在于：所述封装方法包括如下步骤：
S1、提供基板，具有粘贴面和自粘贴面向外暴露的焊盘；
S2、提供至少一裸片，所述裸片具有相对设置的上表面和下表面、连接上表面和下表面的侧表面以及自下表面向外暴露的电极焊垫，将所述至少一裸片粘贴至所述基板上，所述裸片的下表面粘着在所述粘贴面上；
S3、形成油墨走线，所述油墨走线自S2步骤提供的裸片的电极焊垫引出并在侧表面外侧向下延伸至所述基板的焊盘；
S4、再次提供至少一裸片，该裸片也具有相对设置的上表面和下表面、连接上表面和下表面的侧表面以及自下表面向外暴露的电极焊垫，并将该至少一裸片的下表面粘贴至已被粘贴且位于基板上方的顶层的裸片的上表面；
S5、再次形成油墨走线，该油墨走线自与S4步骤提供的裸片的电极焊垫引出并向下延伸至与S4步骤提供的裸片相邻且位于下层已形成的油墨走线或者所述基板的焊盘上。
2.根据权利要求1所述的高密度半导体封装结构的封装方法，其特征在于：重复S4步骤和S5步骤以形成多层裸片和与每层裸片相对应的油墨走线。
3.根据权利要求1或2所述的高密度半导体封装结构的封装方法，其特征在于：所述S2步骤提供的裸片的侧表面相较粘贴面呈大于90度且小于180度的角度延伸，所述S4步骤提供的裸片的侧表面相较粘贴面呈大于90度且小于180度的角度延伸。
4.根据权利要求3所述的高密度半导体封装结构的封装方法，其特征在于：所述上层的裸片沿所述裸片的厚度方向的正投影将与其相邻的下层的裸片的电极焊垫遮蔽。
5.根据权利要求3所述的高密度半导体封装结构的封装方法，其特征在于：所述S3步骤形成的油墨走线贴附于S2步骤提供的裸片的侧表面，所述S5步骤形成的油墨走线贴附于S4步骤提供的裸片的侧表面。
6.根据权利要求3所述的高密度半导体封装结构的封装方法，其特征在于：在S2步骤、S5步骤中，提供的所述裸片均通过聚酰亚胺或苯丙环丁烯或环氧树脂作为粘结物固定在位于其下侧并与其相邻的基板的粘贴面或者裸片的上表面上，以在每一裸片和位于其下侧并与其相邻的基板或者裸片之间形成粘合层。
7.根据权利要求6所述的高密度半导体封装结构的封装方法，其特征在于：所述S2步骤在粘贴完成提供的裸片之后还包括S21，在S2步骤提供的裸片的侧表面的外侧形成具有相较于所述基板的粘贴面呈大于90度且小于180度的角度延伸的外表面的绝缘介质层；所述S3步骤形成的油墨走线贴附在所述S21步骤形成的绝缘介质层的外表面上；所述S4步骤在粘贴完成再次提供的裸片之后还包括S41，在S4步骤提供的裸片的侧表面上形成具有相较于所述基板的粘贴面呈大于90度且小于180度的角度延伸的外表面的绝缘介质层；所述S5步骤形成的油墨走线贴附在所述S41步骤形成的绝缘介质层的外表面上。
8.根据权利要求7所述的高密度半导体封装结构的封装方法，其特征在于：所述绝缘介质层由聚酰亚胺或苯丙环丁烯或环氧树脂作为材料以喷墨或者印刷的方法成型。
9.根据权利要求1或2所述的高密度半导体封装结构的封装方法，其特征在于：所述S2步骤中，所述提供的至少一裸片与基板的粘结通过如下方式实现：于基板的粘贴面上设置粘结物，将所述裸片的下表面放置在粘结物上并将裸片朝基板方向按压致粘结物从粘贴面和裸片的下表面溢出且包覆裸片的侧表面，以形成具有相较粘贴面呈大于90度且小于180度的角度延伸的外表面的粘结层；所述S4步骤中，所述S4步骤提供的裸片与已被粘贴且位于基板上方的顶层裸片的上表面的粘结通过如下方式实现：于已被粘贴且位于基板上方的顶层裸片的上表面上设置粘结物，将S4步骤提供的裸片的下表面放置在粘结物上并将其朝基板方向按压致粘结物从已被粘贴且位于基板上方的顶层裸片的上表面和S4步骤提供的裸片的下表面溢出且包覆S4步骤提供的裸片的侧表面，以形成具有相较粘贴面呈大于90度且小于180度的角度延伸的外表面的粘结层。
10.根据权利要求9所述的高密度半导体封装结构的封装方法，其特征在于：所述S3步骤形成的油墨走线贴附在所述S2步骤形成的粘结层的外表面上；所述S5步骤形成的油墨走线贴附在所述S4步骤形成的粘结层的外表面上。
11.根据权利要求9所述的高密度半导体封装结构的封装方法，其特征在于：所述S2步骤提供的裸片的侧表面相较粘贴面呈大于0度且小于或等于90度的角度延伸。
12.根据权利要求9所述的高密度半导体封装结构的封装方法，其特征在于：所述粘结层为：聚酰亚胺或苯丙环丁烯或环氧树脂。
13.根据权利要求9所述的高密度半导体封装结构的封装方法，其特征在于：所述上层的裸片或者粘结层沿所述裸片的厚度方向的正投影将与其相邻的下层的裸片的电极焊垫遮蔽。
14.根据权利要求9所述的高密度半导体封装结构的封装方法，其特征在于：所述S2步骤在粘贴完成提供的裸片之后还包括：在S2步骤提供的裸片的部分上表面上形成绝缘介质层，所述绝缘介质层位于S2步骤提供的裸片的侧表面的上端与电极焊垫之间；所述S4步骤在粘贴完成提供的裸片之后还包括：在S4步骤提供的裸片的部分上表面上形成绝缘介质层，所述绝缘介质层位于S4步骤提供的裸片的侧表面的上端与电极焊垫之间。
15.根据权利要求1所述的高密度半导体封装结构的封装方法，其特征在于：所述油墨走线具有连接电极焊垫的首端、以及连接焊盘或者位于其下层的油墨走线的尾端，所述上层油墨走线尾端沿裸片的水平方向上位于与其相连接的下层油墨走线首端的外侧。
16.根据权利要求1所述的高密度半导体封装结构的封装方法，其特征在于：位于所述基板上方的裸片呈锥型层叠设置。
17.根据权利要求1所述的高密度半导体封装结构的封装方法，其特征在于：位于所述基板上方的裸片呈层叠设置，每层裸片中包括若干个并列设置的子裸片，位于同一层中的若干子裸片之间设置有相互连接的粘结层。
18.根据权利要求1所述的高密度半导体封装结构的封装方法，其特征在于：所述油墨走线由金属或合金油墨、或者导电无机物或导电有机油墨材料以喷墨或者印刷方式成型。
19.根据权利要求1所述的高密度半导体封装结构的封装方法，其特征在于：在所述S3或S5步骤中，所述油墨走线为层叠设置的多层，并且多层油墨走线中位于上层的油墨走线与位于下层且相邻设置的油墨走线之间设置有绝缘介质层。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201210199943.2A CN103515257A (zh) | 2012-06-18 | 2012-06-18 | 高密度半导体封装结构的封装方法 |
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| CN103515257A true CN103515257A (zh) | 2014-01-15 |
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Country Status (1)
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| CN (1) | CN103515257A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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