[go: up one dir, main page]

CN103456731A - 精密收发器的低电压保护设备及其形成方法 - Google Patents

精密收发器的低电压保护设备及其形成方法 Download PDF

Info

Publication number
CN103456731A
CN103456731A CN201310210755XA CN201310210755A CN103456731A CN 103456731 A CN103456731 A CN 103456731A CN 201310210755X A CN201310210755X A CN 201310210755XA CN 201310210755 A CN201310210755 A CN 201310210755A CN 103456731 A CN103456731 A CN 103456731A
Authority
CN
China
Prior art keywords
well region
type
shaped
active area
basin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310210755XA
Other languages
English (en)
Other versions
CN103456731B (zh
Inventor
J·A·萨塞多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN103456731A publication Critical patent/CN103456731A/zh
Application granted granted Critical
Publication of CN103456731B publication Critical patent/CN103456731B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/80—Bidirectional devices, e.g. triacs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及精密收发器的低电压保护设备及其形成方法。提供了一种双向保护设备包括双向NPN双极晶体管，其包括由第一n阱区形成的发射极／集电极、由p阱区形成的基极，以及由第二n阱区形成的集电极／发射极。P型有源区形成在第一n阱区和第二n阱区中以形成PNPNP结构，使用由n型盆和p型盆组成的双盆隔离使PNPNP结构与衬底隔离。所述双盆隔离通过防止与PNPNP结构相关联的阱将载流子注入到衬底中而防止在集成电路供电的应力状态期间引起的闭锁。选择有源区和与PNPNP结构相关联的阱的大小、间距和掺杂浓度以提供触发电压和保持电压特性的微调控制，从而使能够在使用低电压精密接口信号的高电压应用中实施双向保护设备。

Description

精密收发器的低电压保护设备及其形成方法
技术领域
本发明的实施方案涉及电子系统，更具体来说，涉及精密收发器系统的双盆隔离双向保护设备。
背景技术
某些电子系统可能遭受瞬态电事件，或具有快速变化的电压和高功率的相对较短的持续时间的电信号。例如，瞬态电事件可以包括起因于从物体或人突然释放电荷到电子系统的电气过应力/静电放电(EOS/ESD)事件。
由于在相对较小区域的IC上的过电压状态和/或高电平的功耗，瞬态电事件可能损坏电子系统内的集成电路(IC)。高功耗可能增加IC温度，并且可能导致众多问题，例如，栅氧化层击穿现象、结损害、金属损伤和表面电荷积累。此外，瞬态电事件可能引起闭锁（换句话说，无意形成低阻抗路径），由此干扰IC的运行和可能导致对IC的永久性损伤。
发明内容
在一个实施方案中，提供一种提供防御瞬态电事件的保护的装置。装置包括第一n型阱区、第二n型阱区、第一p型阱区、被配置成环绕第一p型阱区、第一n型阱区和第二n型阱区的p型盆、被配置成环绕p型盆的n型盆、安置在第一n型阱区中的第一p型有源区，以及安置在第二n型阱区中的第二p型有源区。第一p型阱区安置在第一n型阱区与第二n型阱区之间，并且第一n型阱区、第一p型阱区和第二n型阱区被配置成NPN双向双极晶体管。另外，第一p型有源区、第一n型阱区和p型盆被配置成第一PNP双极晶体管，并且第二p型有源区、第二n型阱区和p型盆被配置成第二PNP双极晶体管。
在另一实施方案中，提供一种提供防御瞬态电事件的保护的装置。装置包括第一n型阱区、第二n型阱区、第一p型阱区、用于隔离的第一构件、用于隔离的第二构件、安置在第一n型阱区中的第一p型有源区，以及安置在第二n型阱区中的第二p型有源区。第一p型阱区安置在第一n型阱区与第二n型阱区之间，并且第一n型阱区、第一p型阱区和第二n型阱区被配置成NPN双向双极晶体管。第一隔离构件为p型并且环绕第一p型阱区、第一n型阱区和第二n型阱区。第二隔离构件为n型并且环绕第一隔离构件。另外，第一p型有源区、第一n型阱区和第一隔离构件被配置成第一PNP双极晶体管，并且第二p型有源区、第二n型阱区和第一隔离构件被配置成第二PNP双极晶体管。
附图说明
图1为收发器系统的一个实例的示意性框图。
图2为示出根据一个实施方案的双向保护设备的电流与电压之间的关系的曲线图。
图3为收发机系统接口的一个实例的电路图。
图4为图示根据一个实施方案的双向保护电路的电路图。
图5A为根据一个实施方案的实施图4的保护电路的双盆隔离双向保护设备的示意性透视图。
图5B为沿线5B-5B截取的图5A的双盆隔离保护设备的附说明的横截面图。
图6A为根据一个实施方案的双盆隔离保护设备的示意性俯视布局视图。
图6B为沿线6B-6B截取的图6A的双盆隔离保护设备的附说明的横截面图。
图7A为根据另一实施方案的双盆隔离双向保护设备的示意性透视图。
图7B为根据又一实施方案的双盆隔离双向保护设备的示意性透视图。
图8为根据另一实施方案的双盆隔离保护设备的横截面图。
图9A至图9I图示具有用于提供例如精密收发器的对称和非对称操作的可变几何特征的双盆隔离双向保护设备的各种实施方案的局部横截面图。
具体实施方式
某些实施方案的以下详细描述提供本发明的具体实施方案的各种描述。然而，本发明可以用由权利要求书定义和覆盖的许多不同的方式来实施。在这个描述中，参考附图，其中相似的参考数字指示相同或功能类似的元件。
ESD/EOS应力状态在以可变正和负电压摆动和在恶劣的工业和汽车环境下操作的精密通信收发器中更严重。为了使稳健的精密通信收发器能够在此类环境下操作，在现有技术中遇到限制以在供电电路时在没有将大电流注入到公共衬底中的情况下放电高电压过应力。高衬底电流注入（其可以称为多数载流子注入）可能由形成在保护设备的端子与衬底之间的双极寄生晶体管引起。例如，寄生PNP双极晶体管可以具有由保护设备的p型区域形成的发射极、由环绕保护设备的n型盆形成的基极，以及由p型衬底形成的集电极。双极寄生晶体管可以将空穴注入到衬底中，这可能导致形成在与保护设备的公共衬底中的内部电路中的不可预知的闭锁状态。
可以通过使用试错法增加核心电路块与保护设备之间的间距而减少闭锁路径触发的风险，减轻寄生双极电流注入的效应。然而，这种方法可能导致不可预知的设计迭代、过多的硅片面积增加、由于泄漏注入到衬底中引起的额外的能量消耗，和/或额外的开发成本。因此，需要为精密收发器IC提供防御此类严酷的瞬态电环境的芯片上保护。此外，需要提供允许收发器双向工作电压摆动在亚±15V的范围中的保护方案，这个范围相对于接地或功率低的基准对称或不对称。此外，需要将瞬态应力电压夹到电路的瞬态安全操作区域内的安全水平，以及在供电应力状态期间在没有将多数载流子注入到衬底中的情况下放电高应力状态。
包括保护设备的电子系统的实例的概述
图1为收发器系统10的一个实例的示意性框图。收发器系统10包括收发器电路1、核心控制电路2、功率低去耦电路3、第一引脚4、第二引脚5、第一保护设备7a以及第二保护设备7b。
第一引脚4和第二引脚5共同地操作为微分信号接口，例如，低电压微分信号(LVDS)接口。收发器电路1电连接到第一引脚4和第二引脚5，并且可以用于通过微分信号接口接收和/或传输信号。核心控制电路2被配置成为收发器电路1产生控制信号以便控制通过微分信号接口对信号的操作。例如，核心控制电路2可以用于控制收发器电路1以使用第一引脚4和第二引脚5提供全双工或半双工信号。
第一保护设备7a电连接在第一引脚4与第一或功率低电压供应V1之间，并且第二保护设备7b电连接在第二引脚5与功率低电压供应V1之间。例如，功率低电压供应V1可以为低阻抗功率低供应（例如，接地），并且第一保护设备7a和第二保护设备7b可以用于分别保护第一引脚4和第二引脚5不受瞬态电事件9影响。例如，当在第一引脚4上接收瞬态电事件9时，第一保护设备7a可以将与瞬态电事件9相关联的电流转移或分流到功率低电压供应V1。同样地，当在第二引脚5上接收瞬态电事件9时，第二保护设备7b可以将电流分流到功率低电压供应V1。在某些实施中，功率低电压供应V1电连接到一个或多个功率低的衬垫或引脚（例如，接地引脚）。
瞬态电事件9可以是快速变化的高能信号，例如，静电放电(ESD)事件。瞬态电事件9可能与用户接触引起的过电压事件相关联。在其它实施中，瞬态电事件9可能由制造商产生以在规定的应力状态下测试收发器系统10的稳健性，可以通过各种组织，例如，联合电子设备工程会议(JEDEC)、国际电工技术委员会(IEC)和汽车工程委员会(AEC)设置的标准来描述规定的应力状态。
功率低去耦电路3可以用于隔离收发器电路1使用的功率低电压供应与第一保护设备7a和第二保护设备7b使用的功率低电压供应V1，以转移与瞬态电事件9相关联的电流。例如，功率低去耦电路3可以帮助防止在瞬态电事件9期间通过功率低电压供应V1将电流注入到收发器电路1中，由此帮助防止收发器系统10中的过电压状态或闭锁。
第一保护设备7a和第二保护设备7b可以与收发器电路1、核心控制电路2和/或功率低去耦电路3整合在芯片上。然而，第一保护设备7a和第二保护设备7b也可以布置在单独IC上，例如，单独封装的IC或密封在与收发器电路系统的共同封装中的IC。因此，第一保护设备7a和第二保护设备7b可以与系统级芯片应用的常见的半导体衬底中的收发器整合在一起，收发器被提供为系统级封装应用的共同封装中的单独IC，或被放置在单独封装的独立IC中。
通过向IC的引脚或衬垫提供保护设备而增强电子电路可靠性。通过在瞬态电事件的电压达到触发电压时从高阻抗状态转变为低阻抗状态，保护设备可以在衬垫处在预定义的安全范围内保持电压电平。此后，在瞬态电事件的电压达到可能导致IC损坏的最常见的原因中的一个的正或负破坏电压之前，保护设备可以分流与瞬态电事件相关联的至少一部分电流。例如，保护设备可以被配置成保护内部电路不受超过IC功率高和功率低（例如，接地）电压供应电平的瞬态信号影响。可能需要保护设备可配置为不同的电流和电压(I-V)阻塞特性，以及能够在正常操作电压条件下以快速操作性能和低静态功耗提供防御正和负瞬态电事件的保护。
图2为示出根据一个实施方案的双向保护设备的电流与电压之间的关系的曲线图19。如曲线图19中所示，当瞬态信号的电压VTRANSIENT达到正触发电压+VTR时，双向保护设备可以从高阻抗状态+ZH转变为低阻抗状态+ZL。此后，只要瞬态信号电压电平保持高于正保持电压+VH，双向保护设备可以分流大量的电流并且保持在低阻抗状态+ZL中。通过配置保护设备具有触发电压+VTR和保持电压+VH，保护设备可以具有改善的性能，同时具有抵抗意外激活的增强的稳定性。
当瞬态信号的电压VTRANSIENT达到负触发电压-VTR时，双向保护设备也可以从高阻抗状态-ZH转变为低阻抗状态-ZL。只要负瞬态信号的电压量值大于负保持电压-VH的电压量值，双向保护设备可以保持在低阻抗状态-ZL中。保护设备的双向操作可以允许相对于使用用于保护不受正和负瞬态电事件影响的单独结构的设计而言布局区域减少，由此实现低电压操作的更可扩展性设计解决方案。
如图2中所示，双向保护设备可以被配置成在瞬态信号的电压VTRANSIENT达到原本可能导致损坏IC的正破坏电压+VF或负破坏电压-VF之前转变为低阻抗状态。当正常工作电压+VOP存在于双向保护设备上时，双向保护设备应该传导相对较小的漏电流ILEAKAGE，由此减少或最小化静态功耗并且增强IC的能量效率。
双向保护设备可以被配置成在正常工作电压下具有非常低的泄漏并且在内部或核心设备达到过电压状态之前在瞬态电事件期间触发。在本文所述的某些实施中，保护设备被配置成提供具有在约10V至约12V的范围中的量值的正向和反向触发电压以及具有在约2.5V至约5V的范围中的量值的正向和反向保持电压，以便将核心设备上的电压量值限于小于约14V。然而，其它实施是可能的，包括例如低噪声的精密应用，其中单模或双模收发器接口可以在±3V、±5V的范围中对称地操作，或例如在约-1.8V至3.3V的范围中不对称地操作。另外，可以与核心电路协同设计隔离的保护设备以使得触发电压足够低以保护收发器接口，同时击穿电压足够高以最小化泄漏和误触发的风险，例如，至少超出工作电压3V至4V。
在图2中，沿水平轴表示电压，并且沿垂直轴表示电流。在说明性实施方案中，保护设备具有对称的I-V特性。在其它实施中，本文所述的保护设备可以具有不对称的I-V特性。例如，保护设备可以具有用在曲线图的正区域和负区域中的不同的I-V曲线表示的不同的触发电压、保持电压和/或破坏电压。
图3为收发器系统或收发器系统接口20的一个实例的电路图，收发器系统或收发器系统接口20可以包括本文所述的一个或多个保护设备。收发器系统20包括核心控制电路2、功率低去耦电路3、第一引脚4、第二引脚5、第一保护设备7a、第二保护设备7b、第一电阻器26、第二电阻器27、内部电路29，以及第一输入/输出收发器电路30和第二输入/输出收发器电路31。例如，在正常操作环境中，收发器系统20可以是接口IC，例如，半双工或全双工通信收发器IC，其中第一引脚4和第二引脚5直接暴露给用户，例如，直接连接到车辆用电缆或工业机械吊带。收发器系统20可以用于通过接口，例如，与将第一引脚4和第二引脚5连接到汽车或工业可编程逻辑控制器(PLC)的电机控制单元(ECU)的电缆相关联的接口传达数据。
第一输入/输出收发器电路30和第二输入/输出收发器电路31分别通过第一电阻器26和第二电阻器27电连接到第一引脚4和第二引脚5。在输入/输出收发器电路与引脚之间的信号路径中包括电阻器可以帮助防止将与在引脚上接收的瞬态电事件相关联的电流注入到输入/输出收发器电路中。然而，包括此电阻器也可能影响使用输入/输出收发器电路接收或传输的信号的完整性。在某些实施中，第一电阻器26和第二电阻器27具有被选择以在约0Ω（省去的）与约15Ω之间的范围中（例如，约10Ω）的电阻。然而，本领域普通技术人员将容易确定其它适合的电阻值，例如，与信号处理完整性和/或最小噪声约束相关联的电阻值。
已提供第一保护设备7a和第二保护设备7b来保护第一输入/输出收发器电路30和第二输入/输出收发器电路31、内部电路29和/或核心控制电路2免受由于在第一引脚4和第二引脚5上接收的瞬态电事件导致的损坏。第一保护设备7a电连接在第一引脚4与功率低电压供应V1之间，并且第二保护设备7b电连接在第一引脚4与功率低电压供应V1之间。第一保护设备7a可以被配置成响应于第一引脚4上的过电压或欠电压状态而从高阻抗状态转变为低阻抗状态，由此将电流从第一引脚4分流到功率低电压供应V1。同样地，第二保护设备7b可以被配置成响应于第二引脚5上的过电压或欠电压状态而从高阻抗状态转变为低阻抗状态。
已将说明性功率低去耦电路3安置在第一或功率低电压供应V1与第二或内部功率低电压供应V2之间的电路径中，第二或内部功率低电压供应V2用于供电第一输入/输出收发器电路30和第二输入/输出收发器电路31。包括功率低去耦电路3可以通过减少多数载流子注入到用于形成输入/输出收发器电路的衬底中，帮助防止在第一引脚4和/或第二引脚5上接收瞬态电事件时第一输入/输出收发器电路30和第二输入/输出收发器电路31的闭锁。在某些实施中，功率低去耦电路3包括与一个或多个夹紧结构（例如，反并联二极管或结型双极晶体管结构）串联的电阻器。
内部电路29电耦合到第一输入/输出收发器电路30和第二输入/输出收发器电路31，并且可以用于处理第一输入/输出收发器电路30和第二输入/输出收发器电路31接收的信号。为了在第一引脚4和第二引脚5上接收和传输信号，核心控制电路2已被配置成为内部电路29、第一输入/输出收发器电路30和第二输入/输出收发器电路31中的每个产生控制信号。
已图示第一输入/输出收发器电路30包括适合于在第一引脚4上传输和接收信号的电路系统的一个实例。尽管为清楚起见在图3中未图示，但是第二输入/输出收发器电路31可以具有类似的电路结构。说明性第一输入/输出收发器电路30包括第一输出电路22、第二输出电路23、第一仲裁电路24、第二仲裁电路25、第三电阻器28、第一n型金属氧化物半导体(NMOS)晶体管32以及功率钳40。如本文所用并且如本领域普通技术人员将了解，MOS晶体管可以具有由不是金属的材料（例如，多晶硅）制成的栅极，并且可以具有不只是用二氧化硅，而是用其它电介质，例如，用于先进的亚40纳米工艺技术的高介电常数电介质实施的介电区。
第一输出电路22和第二输出电路23可以用于在第一引脚4上电传输信号。例如，第一输出电路22电连接在内部功率低电压供应V2与第一引脚4之间，并且可以用于减少第一引脚4的电压。另外，第二输出电路23电连接在第三或功率高电压供应V3与第一引脚4之间，并且可以用于增加第一引脚4的电压。
第一输出电路22包括第二至第四NMOS晶体管33-35。第二NMOS晶体管33包括电连接到内部功率低电压供应V2的源极和体(body)以及电连接到第三NMOS晶体管34的源极的漏极。第四NMOS晶体管35包括电连接到第三NMOS晶体管34的漏极的源极以及通过第一电阻器26电连接到第一引脚4的漏极。第三NMOS晶体管34和第四NMOS晶体管35各自进一步包括电连接到第四电压供应V4的体。在某些实施中，第四电压供应V4被选择具有低于内部功率低电压供应V2的电压以帮助实现目标信号的性能。例如，第一引脚4上的信号状态可以包括正和负电压信号电平，并且第四电压供应V4可以用于在第一引脚4具有相对低电压电平时防止第三NMOS晶体管34和第四NMOS晶体管35的体变成正向偏压。第二至第四NMOS晶体管33-35各自进一步包括被配置成使用核心控制电路2控制的栅极。在某些实施中，第二NMOS晶体管33的栅极的电压电平被控制以提供第一输出电路22的所需的反向电流，第三NMOS晶体管34的栅极的电压电平被控制以提供第一输出电路22的用于增加输出阻抗的所需的电阻，并且第四NMOS晶体管35的栅极的电压电平被控制以接通和断开第一输出电路22，从而在第一引脚4上产生信号。
第二输出电路23包括第一p型金属氧化物半导体(PMOS)晶体管36和第二p型金属氧化物半导体(PMOS)晶体管37。第一PMOS晶体管36包括电连接到功率高电压供应V3的源极和体以及电连接到第二PMOS晶体管37的源极的漏极。第二PMOS晶体管37进一步包括通过第一电阻器26电连接到第一引脚4的漏极。第二PMOS晶体管37进一步包括电连接到第五电压供应V5的体。在某些实施中，第五电压供应V5被选择具有高于第三电压供应V3的电压，并且可以具有被选择以帮助在第一引脚4的电压增加高于第三电压供应V3时防止第二PMOS晶体管37的体变成正向偏压的量值。第一PMOS晶体管36和第二PMOS晶体管37各自包括可以使用核心控制电路2控制的栅极。在某些实施中，第一PMOS晶体管36的栅极的电压电平被控制以提供第二输出电路23的所需的源电流，并且第二PMOS晶体管37的栅极的电压电平被控制以接通和断开第二输出电路23，从而在第一引脚4上产生信号。
第一NMOS晶体管32可以用于将在第一引脚4上接收的信号传递到内部电路29。第一NMOS晶体管32包括电连接到内部电路29的漏极以及通过第一电阻器26和第三电阻器28电连接到第一引脚4的源极。核心控制电路2可以控制第一NMOS晶体管32的栅极的电势，由此控制内部电路29与第一引脚4之间的阻抗并且允许内部电路29感测第一引脚4上的电压电平。如图2中所示，第一NMOS晶体管32可以包括电连接到第四电势V4的体。
在某些实施中，可以包括第一仲裁电路24和第二仲裁电路25以分别产生第四电压供应V4和第五电压供应V5。第一仲裁电路24可以控制第四电压供应V4的电压电平等于约内部功率低电压供应V2和第一引脚4的电压中的较小者。另外，第二仲裁电路25可以控制第五电压供应V5的电压电平等于约功率高电压供应V3和第一引脚4的电压中的较大者。第一仲裁电路24和第二仲裁电路25可以允许第一引脚4处的电压在发信号期间下降低于内部功率低电压供应V2和增加高于功率高电压供应V3。
第一仲裁电路24包括第五NMOS晶体管41、第六NMOS晶体管42、第七NMOS晶体管43、第五电阻器44和第六电阻器45。第五NMOS晶体管41包括电连接到内部功率低电压供应V2的漏极，以及电连接到第六NMOS晶体管42的源极和体以及电连接到第六电阻器45的第一端的源极和体。第六电阻器45进一步包括电连接到第七NMOS晶体管43的漏极的第二端。第七NMOS晶体管43进一步包括电连接到第四电压供应V4的源极和体。第五电阻器44包括电连接到第六NMOS晶体管42的漏极的第一端以及通过第一电阻器26电连接到第一引脚4的第二端。第五至第七NMOS晶体管41-43各自进一步包括使用核心控制电路2控制的栅极。第二仲裁电路25包括第三PMOS晶体管46、第四PMOS晶体管47、第五PMOS晶体管48、第七电阻器49和第八电阻器50。第三PMOS晶体管46包括电连接到第三电压供应V3的漏极，以及电连接到第四PMOS晶体管47的源极和体以及电连接到第八电阻器50的第一端的源极和体。第八电阻器50进一步包括电连接到第五PMOS晶体管48的漏极的第二端。第五PMOS晶体管48进一步包括电连接到第五电压供应V5的源极和体。第三至第五PMOS晶体管46-48各自进一步包括使用核心控制电路2控制的栅极。第七电阻器49包括电连接到第四PMOS晶体管47的漏极的第一端以及通过第一电阻器26电连接到第一引脚4的第二端。
当在第一引脚4上接收瞬态电事件时，第一引脚4的电压可以增加直到达到第一保护设备7a的触发电压（参见图2）。然而，在某些实施中，可能在第一保护设备7a激活之前在第一引脚4上存在过冲电压。在一个实施方案中，第一仲裁电路24、第二仲裁电路25、第一输出电路22和第二输出电路23被配置成具有大于第一保护设备7a的过冲电压的触发电压以帮助防止仲裁电路24、25和/或输出电路22、23在第一保护设备7a激活之前在瞬态电事件期间击穿。在一个实施中，至少两个p-n结安置在第一引脚4与内部功率低电压供应V2之间的每个电路径中以防止第一引脚4与内部功率低电压供应V2之间的寄生路径在第一保护设备7a接通之前在瞬态电事件期间激活。如图2中所示，通过级联MOS晶体管设备，至少两个p-n结可以提供在第一引脚4与内部功率低电压供应V2之间的这些电路中。在某些实施中，功率钳40也可以被包括并且被配置成具有比第一输出电路22更少数量的级联的设备以便帮助减少过冲。
可以分别在第一仲裁电路24和第二仲裁电路25中包括第五电阻器44和第七电阻器49以通过第一仲裁电路24和第二仲裁电路25增加第一引脚4与第二电压供应V2之间的寄生电路径中的阻抗。在一个实施中，第五电阻器44和第七电阻器49各自具有被选择为在约30Ω与约85Ω之间的范围中（例如，约72Ω）的电阻。第六电阻器45和第八电阻器50也可以通过第一仲裁电路24和第二仲裁电路25帮助增加第一引脚4与内部功率低电压供应V2之间的寄生路径中的阻抗，以及帮助第一仲裁电路24和第二仲裁电路25分别产生第四电压V4和第五电压V5。在某些实施中，第六电阻器45和第八电阻器50各自具有被选择为在约30Ω与约85Ω之间的范围中（例如，约75Ω）的电阻。尽管上文已描述各种电阻器值，但是本领域普通技术人员将容易确定其它适合的电阻值。
图1的收发器系统10和图3的收发器系统30说明适合用于本文所述的保护设备的电子系统的两个实例。然而，可以用其它方式配置收发器系统以满足通信协议约束和/或假条件公差。另外，尽管已在收发器系统的情况下说明保护设备，但是本文所述的保护设备可以用于大范围的IC和其它电子设备，例如包括工业控制系统、接口系统、电源管理系统、微机电系统(MEMS)、传感器系统、汽车系统、无线基础设施系统和/或数字信号处理(DSP)系统。另外，尽管已将收发器系统说明为包括两个信号引脚和两个保护设备，但是可以包括更多或更少的保护设备和引脚以满足系统规范。此外，可以用其它方式，例如通过电连接引脚与功率高引脚之间的每个保护设备来布置保护设备。
双盆隔离双向保护设备
本文提供双盆隔离双向保护设备和其形成方法。在某些实施中，双向保护设备包括双向NPN双极晶体管，其包括由第一n阱区形成的发射极/集电极、由p阱区形成的基极，以及由第二n阱区形成的集电极/发射极。P型有源区形成在第一n阱区和第二n阱区中以形成PNPNP结构，使用由n型隔离区或盆和p型隔离区或盆组成的双盆隔离使PNPNP结构与衬底隔离。双盆隔离防止在瞬态电事件期间与PNPNP结构相关联的阱将载流子注入到衬底中，以及防止与外部组件和电路系统互动。例如，双盆隔离防止形成寄生双极结构，其包括由PNPNP结构的阱形成的发射极和由衬底形成的集电极，由此增加保护设备与衬底的隔离以及增强IC闭锁抗扰性。当在供电IC时在IC引脚处获得大的应力状态时，经常在精密收发器应用中观察到闭锁。在某些实施中，可以选择有源区和与PNPNP结构相关联的阱的大小、间距和掺杂浓度以提供触发电压和保持电压特性的微调控制，从而使能够在使用低电压精密接口信号的应用中实施双向保护设备。双向保护设备可以用于以实质上较低成本为块状隔离的双极CMOS DMOS(BCD)工艺提供比得上绝缘体上硅(SOI)工艺的水平的闭锁稳健性。
图4为图示根据一个实施方案的双向保护电路60的电路图。说明性保护电路60电连接在第一引脚或衬垫61与第二引脚或衬垫62之间，并且可以用于提供低电压双向闭锁电压保护。双向保护电路60包括NPN双向双极晶体管63、第一PNP双极晶体管64、第二PNP双极晶体管65、第一NPN双极晶体管66、第二NPN双极晶体管67，以及第一至第八电阻器71-78。保护电路60可以适合于服务于例如图1和图3的保护设备7a、7b中的任何一个。
当存在过电压或欠电压状态时，保护电路60可以在第一衬垫61与第二衬垫62之间提供电流分流路径。例如，第一衬垫61可以是IC的信号引脚或衬垫，例如，图1和图3的第一信号引脚4和第二信号引脚5，并且第二衬垫62可以是功率低引脚或衬垫，例如，与图1和图3的功率低电压供应V1相关联的衬垫。在某些实施中，第二衬垫62为接地衬垫。
第一PNP双极晶体管64包括电连接到第一衬垫61、第一电阻器71的第一端和第三电阻器73的第一端的发射极。第一PNP双极晶体管64进一步包括电连接到NPN双向双极晶体管63的集电极/发射极C/E和第一电阻器71的第二端的基极。第一PNP双极晶体管64进一步包括电连接到第五电阻器75的第一端和第一NPN双极晶体管66的基极的集电极。第一NPN双极晶体管66进一步包括电连接到第三电阻器73的第二端的发射极和电连接到第七电阻器77的第一端的集电极。第二PNP双极晶体管65包括电连接到第二衬垫62、第二电阻器72的第一端和第四电阻器74的第一端的发射极。第二PNP双极晶体管65进一步包括电连接到NPN双向双极晶体管63的发射极/集电极E/C和第二电阻器72的第二端的基极。第二PNP双极晶体管65进一步包括电连接到第六电阻器76的第一端和第二NPN双极晶体管67的基极的集电极。第六电阻器76进一步包括电连接到第五电阻器75的第二端和NPN双向双极晶体管63的基极的第二端。第二NPN双极晶体管67进一步包括电连接到第四电阻器74的第二端的发射极和电连接到第八电阻器78的第一端的集电极。第八电阻器78进一步包括电连接到第七电阻器77的第二端的第二端。
NPN双向双极晶体管63双向地操作，并且作为发射极和集电极的发射极/集电极E/C和集电极/发射极C/E的操作可以取决于第一衬垫61和第二衬垫62的电压状态。例如，当第一衬垫61与第二衬垫62之间的电压差约大于保护电路60的正触发电压+VTR（参见图2）时，NPN双向双极晶体管63的发射极/集电极E/C充当发射极，并且双向双极晶体管的集电极/发射极C/E充当集电极。相反，当第一衬垫61与第二衬垫62之间的电压差约小于保护电路60的负触发电压-VTR（参见图2）时，NPN双向双极晶体管63的发射极/集电极E/C充当集电极，并且NPN双向双极晶体管63的集电极/发射极C/E充当发射极。
当瞬态电事件相对于第二衬垫62而言增加第一衬垫61的电压时，NPN双向双极晶体管63和第一PNP双极晶体管64操作为第一交叉耦合双极PNPN或硅可控整流器(SCR)式结构。具体来说，NPN双向双极晶体管63和第一PNP双极晶体管64被反馈布置，以使得第一PNP双极晶体管64的集电极电流的增加会增加NPN双向双极晶体管63的基极电流并且NPN双向双极晶体管63的集电极电流的增加会增加第一PNP双极晶体管64的基极电流。随着第一衬垫61与第二衬垫62之间的电压在正瞬态电事件期间增加并且达到保护电路60的正向触发电压，NPN双向双极晶体管63与第一PNP双极晶体管64之间的反馈可以是再生的并且使保护电路60进入低阻抗状态。此后，只要第一衬垫61和第二衬垫62上的电压超过保护电路60的正向保持电压，这些晶体管之间的反馈可以将保护电路60保持在低阻抗状态中。当瞬态电事件相对于第二衬垫62而言减少第一衬垫61的电压时，NPN双向双极晶体管63和第二PNP双极晶体管65操作为第二交叉耦合双极PNPN或SCR式结构，这个结构可以用与上文所述类似的方式操作。由于第一交叉耦合双极PNPN结构和第二交叉耦合双极PNPN结构各自包括NPN双向双极晶体管63，故第一交叉耦合双极PNPN结构和第二交叉耦合双极PNPN结构在本文中被称为共同操作为PNPNP结构。
通过相对于第一PNP双极晶体管64的增益和传导强度控制NPN双向双极晶体管63的增益和传导强度，以及通过选择第一电阻器71的值，可以调整保护电路60的正向触发电压和保持电压，其中第一电阻器71安置在第一PNP双极晶体管64的基极发射极结上并且可以在瞬态电事件期间加快第一PNP双极晶体管64的接通。同样地，通过相对于第二PNP双极晶体管65的增益和传导强度控制NPN双向双极晶体管63的增益和传导强度，以及通过选择第二电阻器72的值，可以调整保护电路60的反向触发电压和保持电压。可以选择有源区和与NPN双向双极晶体管63、第一PNP双极晶体管64、第二PNP双极晶体管65相关联的阱的大小、间距和掺杂浓度以提供触发电压和保持电压特性的微调控制，从而使能够在使用低电压精密接口信号的应用中实施保护电路60。
保护电路60包括双盆隔离，其防止保护电路60与形成在与保护电路60的公共衬底中的外部组件和电路系统互动，由此为IC提供优越的闭锁抗扰性。具体来说，如图4中所示，第一NPN双极晶体管66、第二NPN双极晶体管67的基极以及第五电阻器75、第六电阻器76与p型隔离区或盆68相关联，而第一NPN双极晶体管66、第二NPN双极晶体管67的集电极以及第七电阻器77、第八电阻器78与n型隔离区或盆69相关联。双盆隔离防止在衬底上形成寄生双极机构以及在第一衬垫61与第二衬垫62之间接收的瞬态电事件期间减少保护电路60注入到衬底中的电荷的量。
图5A为根据一个实施方案的实施图4的保护电路60的双盆隔离双向保护设备80的示意性透视图。保护设备80包括p型衬底(P-SUB)81、n型埋层(NBL)89、p型外延层(P-EPI)91、深p阱(DPW)93、第一至第四高电压n阱(HVNW)84a-84d、第一至第三高电压p阱(HVPW)82a-82c、第一浅n阱(SHNW)94a、第二浅n阱(SHNW)94b、浅p阱(SHPW)92、第一至第四p型有源(P+)区83a-83d、第一至第六n型有源(N+)区85a-85f、第一栅氧化层86a、第二栅氧化层86b、第一栅极区87a、第二栅极区87b以及氧化物区88。图5B为沿线5B-5B截取的图5A的保护设备80的横截面图。图5B的保护设备80已附有说明以示出由说明性结构形成的等效电路设备，例如，图4的NPN双向双极晶体管63、第一PNP双极晶体管64、第二PNP双极晶体管65、第一NPN双极晶体管66、第二NPN双极晶体管67以及第一至第八电阻器71-78。另外，横截面已附有说明以示出第一衬垫61和第二衬垫62以及在保护设备80内和到衬垫的电连接。
NBL89形成在P-SUB81中，P-EPI91形成在P-SUB81上，并且DPW93形成在NBL89上方的P-EPI91中。在某些实施中，在精密收发器应用的混合信号高电压双极CMOS-DMOS(BCD)工艺技术中，P-EPI91为允许在相对高电压状态下（通常高达300V）操作的轻掺杂区。第一至第四HVNW84a-84d和第一至第三HVPW82a-82c形成在P-EPI91中以使得第一HVPW82a在第一HVNW84a与第二HVNW84b之间，第二HVPW82b在第二HVNW84b与第三HVNW84c之间，并且第三HVPW82c在第三HVNW84c与第四HVNW84d之间。如图5A中所示，第一HVPW82a、第三HVPW82c和DPW93形成p型隔离区或盆，其环绕第二HVNW84b、第三HVNW84c、第二HVPW82b以及形成在其中的结构和设备的底部和侧面。具体来说，DPW93在第二HVNW84b、第三HVNW84c和第二HVPW82b下方延伸，而第一HVPW82a和第三HVPW82c接触DPW93并且环绕第二HVNW84b、第三HVNW84c和第二HVPW82b的侧面。另外，第一HVNW84a、第四HVNW84d和NBL89形成环绕p型盆的n型隔离区或盆。具体来说，NBL89在DPW93、第一HVPW82a和第三HVPW82c下方延伸，而第一HVNW84a和第四HVNW84d接触NBL89并且环绕第一HVPW82a和第三HVPW82c的侧面。由p型盆和n型盆形成的双盆结构可以完全隔离保护设备80与形成在P-SUB81和/或P-EPI91中的其它设备。
第一SHNW94a形成在第二HVNW84b中，第二SHNW94b形成在第三HVNW84c中，并且SHPW92形成在第二HVPW82b中。第一N+区域85a和第六N+区域85f分别形成在第一HVNW84a和第四HVNW84d中，并且第一P+区域83a和第四P+区域83d分别形成在第一HVPW82a和第三HVPW82c中。第一栅氧化层86a和第二栅氧化层86b分别形成在第一SHNW94a和第二SHNW94b上方的P-EPI91的表面90上。第一栅极区87a和第二栅极区87b分别形成在第一栅氧化层86a和第二栅氧化层86b上方，并且可以是多晶硅层。在栅氧化层86a、86b的每个侧面，可以形成间隔隔离区（未示出）作为制造过程的一部分。第三N+区域85c在第一栅极区87a的第一侧面上，并且包括SHPW92中的第一部分和第一SHNW94a中的第二部分。第二P+区域83b在第一栅极区87a的与第一侧面相对的第二侧面上的第一SHNW94a中。第四N+区域85d在第二栅极区87b的第一侧面上，并且包括SHPW92中的第一部分和第二SHNW94b中的第二部分。第三P+区域83c在第二栅极区87b的与第一侧面相对的第二侧面上的第二SHNW94b中。第二N+区域85b在第二P+区域83b的与第一栅极区87a相对的侧面上的第一SHNW94a中。第五N+区域85e在第三P+区域83c的与第二栅极区87b相对的侧面上的第二SHNW94b中。
说明性保护设备80包括氧化物区88。隔离区的形成可以涉及蚀刻P-EPI91中的沟槽、用电介质（例如，二氧化硅(SiO2)）填充沟槽，以及使用任何适合的方法（例如，化学机械平坦化）去除过量的电介质。在某些实施中，氧化物区88可以是安置在有源区之间的浅沟槽区或硅的局部氧化(LOCOS)区。
可以使用任何适合的制造过程形成保护设备80。在一个实施方案中，可以用NBL89植入P-SUB81，并且可以使用外延生长过程将P-EPI91生长在P-SUB81和NBL89上方。此后，可以将DPW93植入在P-EPI91中，并且可以将HVPW82a-82c和HVNW84a-84d植入在P-EPI91中。接着，可以植入SHPW92和SHNW94a、94b，并且如上文先前所述可以将氧化物区88形成在P-EPI91中。此后，可以将栅氧化物区86a、86b和栅极区87a、87b形成在P-EPI91的表面90上方，接着植入N+区域85a-85f和P+区域83a-83d。尽管已描述保护设备80的一个可能的制造过程，但是本领域普通技术人员将认识到变化和其它实施是可能的。
在一个实施方案中，P+区域83a-83d和N+区域85a-85f具有进入到P-EPI91的表面90中的在约0.15μm与约0.5μm之间的范围中（例如，约0.2μm）的深度，SHPW92和SHNW94a、94b具有进入到P-EPI91中的在约0.5μm与约1.5μm之间的范围中（例如，约1.0μm）的深度，并且HVPW82a-82c和HVNW84a-84d具有进入到P-EPI91中的在约3.0μm与约4.5μm之间的范围中（例如，约3.5μm）的深度。另外，P-EPI91可以具有在约4μm与约6μm之间的范围中（例如，约4.5μm）的厚度，并且NBL89的峰值掺杂可以具有进入到P-SUB81中的在约4.0μm与约5.5μm之间的范围中（例如，约5.0μm）的深度。如图5A至图5B中所示，HVPW82a-82c可以具有足以到达DPW93的深度，并且HVNW84a-84d可以具有足以到达NBL89的深度。DPW掺杂峰值的深度可以在1.5μm至3μm的范围中，例如，2.0μm。在某些实施中，氧化物区88可以比P+区域83a-83d和N+区域85a-85f相对更深。尽管上文已描述深度的各种实例，但是本领域普通技术人员将容易确定其它适合的深度值。
在一个实施方案中，P-SUB81具有在约0.5×1015原子/厘米-3或cm-3至约1.5×1015cm-3的范围中（例如，约1.0×1015cm-3）的峰值掺杂浓度，P-EPI91具有在约1×1014cm-3至约8.0×1014cm-3的范围中（例如，约2.0×1014cm-3）的峰值掺杂浓度。另外，DPW93具有在约8×1016cm-3至约2×1017cm-3的范围中（例如，约1.0×1017cm-3）的峰值掺杂浓度，并且NBL89具有在约0.5×1017cm-3至约4×1017cm-3的范围中（例如，约2.5×1017cm-3）的峰值掺杂浓度。此外，P+区域83a-83d和N+区域85a-85f具有在约1×1020cm-3至约8×1020cm-3的范围中（例如，约5×1020cm-3）的峰值掺杂浓度，SHPW92和SHNW94a、94b具有在约2.5×1017cm-3至约9.5×1017cm-3的范围中（例如，约7.0×1017cm-3）的峰值掺杂浓度，并且HVPW82a-82c和HVNW84a-84d具有在约1.5×1016cm-3至约7.5×1016cm-3的范围中（例如，约3.0×1016cm-3）的峰值掺杂浓度。因此，HVPW82a-82c可以具有小于SHPW92的峰值掺杂浓度的峰值掺杂浓度，但是HVPW82a-82c的深度可以大于SHPW92的深度。类似地，HVNW84a-84d可以具有小于SHNW94a、94b的峰值掺杂浓度的峰值掺杂浓度，但是HVNW84a-84d的深度可以大于SHNW94a、94b的深度。尽管上文已描述各种范围的峰值掺杂浓度和深度，但是本领域普通技术人员将容易确定其它适合的掺杂浓度。
保护设备80可以经受后端处理以形成触点和金属化。另外，尽管在图5A至图5B中未图示，但是P-SUB81也可以包括形成在其中的其它设备或结构。本领域技术人员将了解为清楚起见，已从这个图中省略这些细节。
现在参照图5B，第一衬垫61电连接到第二P+区域83b和第二N+区域85b，并且第二衬垫62电连接到第三P+区域83c和第五N+区域83e。另外，第一N+区域85a电连接到第六N+区域85f，并且第一P+区域83a电连接到第四P+区域83d。NPN双向双极晶体管63包括由第一n阱区（包括第一SHNW94a和第二HVNW84b）形成的集电极/发射极C/E、由p阱区（包括SHPW92和HVPW82b）形成的基极，以及由第二n阱区（包括第二SHNW94b和第三HVNW84c）形成的发射极/集电极E/C。第一PNP双极晶体管64包括由第二P+区域83b形成的发射极、由第一SHNW94a和第二HVNW84b形成的基极，以及由DPW93形成的集电极。第二PNP双极晶体管65包括由第三P+区域83c形成的发射极、由第二SHNW94b和第三HVNW84c形成的基极，以及由DPW93形成的集电极。第一NPN双极晶体管66包括由第一SHNW94a形成的发射极、由第一HVPW82a形成的基极，以及由第一HVNW84a形成的集电极。第二NPN双极晶体管67包括由第二SHNW94b形成的发射极、由第三HVPW82c形成的基极，以及由第四HVNW84d形成的集电极。第一电阻器71和第三电阻器73由第一SHNW94a的电阻形成，并且第二电阻器72和第四电阻器74由第二SHNW94b的电阻形成。第五电阻器75和第六电阻器76由DPW93的电阻形成，并且第七电阻器77和第八电阻器78分别由第一HVNW84a和第四HVNW84d的电阻形成。
如图5B中所示，由NBL89、第一HVNW84a和第四HVNW84d形成的n型盆可以是电浮的。另外，由DPW93、第一HVPW82a和第三HVPW82c形成的p型盆可以是电浮的。相对于使p型盆和/或n型盆电偏压到固定电势的配置而言，以这种方式配置p型盆和n型盆可以增加在第一衬垫61和第二衬垫62上的最大容许电压摆动。然而，在一些配置（例如，低泄漏实施）中，p型盆和/或n型盆可以电连接到电压供应。例如，p型盆可以通过在1M-Ohm的范围中的高阻抗电连接到等于或小于第一衬垫61和第二衬垫62的最小工作电压的功率低电压供应，并且n型盆可以电连接到等于或大于第一衬垫61和第二衬垫62的最大工作电压的功率高电压供应。在一个实施方案中，n型盆电连接到等于或大于第一衬垫61和第二衬垫62的最大工作电压的功率高电压供应以提供保护设备与衬底的更强隔离，而p型盆被配置成电浮的以在第一衬垫61与第二衬垫62之间提供最大双向电压摆动。
以类似于较早所述的方式，可以通过控制与保护设备80相关联的PNPNP结构来调整保护设备80的保护特性。例如，通过控制与NPN双向双极晶体管63和第一PNP双极晶体管64相关联的第一PNPN结构的电阻和相对设备强度，可以调整保护设备80的正向触发电压和保持电压，并且通过控制由NPN双向双极晶体管63和第二PNP双极晶体管65形成的第二PNPN结构的电阻和相对设备强度，可以调整保护设备80的反向触发电压和保持电压。第一PNPN结构和第二PNPN结构共同操作为PNPNP结构。在说明性配置中，已在保护设备80中包括SHPW92、第一SHNW94a和第二SHNW94b以控制在设备的表面附近的击穿。为进一步控制设备的保护特性，已沿着SHPW92与第一SHNW94a和第二SHNW94b之间的边界包括第三N+区域85c和第四N+区域85d。第三N+区域85c和第四N+区域85d具有比第一SHNW94a和第二SHNW94b更高的掺杂浓度，因此可以用于控制NPN双向双极晶体管63的击穿电压并且在瞬态电事件期间增强PNPNP结构内的反馈。
另外，保护设备80包括第一栅极区87a和第二栅极区87b，但不包括常规的金属氧化物半导体(MOS)晶体管形成，这是因为已将不同掺杂极性的有源区植入在第一栅极区87a和第二栅极区87b中的每个的相对侧面上。然而，在相对于第二衬垫62的电压而言增加第一衬垫61的电压的瞬态电事件期间，电流可能以更多的横向均匀性从第一衬垫61流向第一栅极区87a，由此提供在第一栅极区87a下的传导路径，对于这个传导路径载流子可以到达第三N+区域85c并且激励击穿。同样地，在相对于第一衬垫61的电压而言增加第二衬垫62的电压的瞬态电事件期间，电流可能以更多的横向均匀性从第二衬垫62流向第二栅极区87b，由此提供在第二栅极区87b下的传导路径，对于这个传导路径载流子可以到达第四N+区域85d。然而，在正常操作条件期间，甚至在相对较高的准静态电压下，第一衬垫61和第二衬垫62与第三N+有源区85c和第四N+有源区85d之间的阻抗可能相对较高，由此提供防御保护设备80的意外激活的增强保护以及最小化稳定漏电流。
用于保护设备80的双盆隔离防止形成P-SUB81的寄生双极结构，由此增强保护设备80的隔离。例如，保护设备80已附有说明以示出寄生PNP双极晶体管99，其包括由DPW93形成的发射极、由NBL89形成的基极，以及由P-SUB81形成的集电极。如图5B中所示，寄生PNP双极晶体管99包括由p型盆和n型盆形成而不是由用于形成双向双极晶体管63的阱（例如，SHNW94a、SHNW94b和SHPW92）形成的发射极和基极。这个寄生PNP双极的n型盆基极可以在功率高电压下被偏压，从而在加电状态期间不与双向设备功能性互动的情况下以及通过消除从保护夹到相同衬底中的其它组件的任何潜在的闭锁路径，进一步消除衬底的任何电流路径。
尽管保护设备80说明图4的保护电路60的一个实施，但是可以用其它方式实施保护电路60。例如，可以用其它方式实施用于隔离保护设备与衬底的p型盆和n型盆。如本文所用并且如本领域技术人员将理解，术语“n型盆”指任何适合的n型盆，包括例如用于埋n层技术或深n阱技术的n型盆。同样地，术语“p型盆”指任何适合的p型盆。
图6A为根据一个实施方案的双盆隔离双向保护设备100的示意性俯视布局视图。图6B为沿线6B-6B截取的图6A的保护设备100的附说明的横截面图。保护设备100包括p型衬底(P-SUB)81、n型埋层(NBL)89、p型外延层(P-EPI)91、第一至第四高电压n阱(HVNW)84a-84d、第一至第五高电压p阱(HVPW)82a-82e、第一浅n阱(SHNW)94a、第二浅n阱(SHNW)94b、浅p阱(SHPW)92、第一至第五p型有源(P+)区83a-83e、第一至第六n型有源(N+)区85a-85f、第一栅氧化层86a、第二栅氧化层86b、第一栅极区87a、第二栅极区87b以及氧化物区88。为了清楚的目的，在图6A的俯视布局视图中只图示HVNW和HVPW。这个布局俯视图也可以包括嵌入式粘结垫（未示出），其允许形成区域有效的保护并且促进在芯片外围的封装结合兼容性。
保护设备100说明图5A至图5B的保护设备80的环形实施的一个实例。除了保护设备100进一步包括第四HVPW82d、第五HVPW82e和第五P+区域83e之外，图6A至图6B的保护设备100类似于图5A至图5B的保护设备80。另外，保护设备100被配置成圈环，以使得第四HVNW84d为环绕第四HVPW82d的第一环、第三HVPW82c为环绕第四HVNW84d的第二环、第三HVNW84c为环绕第三HVPW82c的第三环、第二HVPW82b为环绕第三HVNW84c的第四环、第二HVNW84b为环绕第二HVPW82b的第五环、第一HVPW82a为环绕第二HVNW84b的第六环、第一HVNW84a为环绕第一HVPW82a的第七环，并且第五HVPW82e为环绕第一HVNW84a的第八环。将阱配置成环可以帮助改善电流处理能力和/或减少保护设备的覆盖区。
尽管图6A至图6B图示设备的中心包括第四HVPW82d的配置，但是在某些实施中，可以在设备的中心使用n型阱区（例如，HVNW）而不是p型阱区。另外，在某些配置中，第四HVNW84d和第四HVPW82d可以被省略并且第三HVPW82c可以被配置成操作为保护设备的中心。
第五HVPW82e包括形成在其中的第五P+区域83e，并且可以用作环绕保护设备100的保护环。保护环可以用于在瞬态电事件期间进一步减少注入到P-EPI91和/或P-SUB81中的电荷的量。在某些实施中，保护环可以连接到功率低电压供应。
在一个实施方案中，信号衬垫电连接到第二P+区域83b和第二N+区域85b，并且功率低衬垫电连接到第三P+区域83c和第五N+区域85e。
图6B已附有说明以示出上文对于保护设备100所述的阱、区域和层的各种尺寸。例如，保护设备100已附有说明以示出对应于HVPW82b的宽度的第一尺寸d1、对应于HVNW82a的宽度的第二尺寸d2、对应于第二N+区域85b与第二P+区域83b之间的间距的第三尺寸d3，以及对应于第二P+区域83b与第三N+区域85c之间的间距的第四尺寸d4。尽管就左边一半的设备示出尺寸，但是右边一半的设备可以被配置成具有类似的尺寸。
在一个实施方案中，第一尺寸d1具有被选择在约2.5μm至约8μm的范围中（例如，4μm）的大小，第二尺寸d2具有被选择在约4μm至约8μm的范围中（例如，6.5μm）的大小，第三尺寸d3具有被选择在约0μm（对接的）至约2μm的范围中（例如，0.6μm）的大小，并且第四尺寸d4具有被选择在约0.25μm至约2μm的范围中（例如，1μm）的大小。然而，本领域技术人员将容易确定其它尺寸。
在一个实施方案中，保护设备100的覆盖区具有在约220μm至约170μm的范围中（例如，约200μm）的宽度x1，并且保护设备100具有在约220μm至约170μm的范围中（例如，约200μm）的高度x2以实现8kV IEC-61000-4-2ESD稳健水平。然而，本领域技术人员将容易确定其它尺寸。
图7A为根据另一实施方案的双盆隔离双向保护设备110的示意性透视图。除了保护设备110包括第二P+区域83b、第三P+区域83c、第二N+区域85b和第五N+区域85e的不同配置之外，保护设备110类似于上文参照图5A至图5B所述的保护设备80。具体来说，在图7A的保护设备110中，第二P+区域83b包括沿x方向安置的多个岛区113b1，并且第二N+区域85b包括沿x方向安置的细长区域115b2和在y方向上延伸的突出区域115b1以使得突出区域115b1中的每个在岛区113b1中的两个之间延伸。类似地，第三P+区域83c包括沿x方向安置的多个岛区113c1，并且第五N+区域85e包括沿x方向安置的细长区域115e2和在y方向上延伸的突出区域115e1以使得突出区域115e1中的每个在岛区113c1中的两个之间延伸。
相对于图5A至图5B的保护设备80而言，以这种方式配置保护设备110可以用于增加图7A的保护设备110的保持电压，同时保持类似的击穿电压。通过相对于P+区域83b、83c的大小而言增加N+区域85b、85e的大小以相对于图5B的PNP双极晶体管64、65的增益和传导强度而言增强图5B的NPN双极晶体管63的增益和传导强度，可以实现保持电压的增加。
图7B为根据又一实施方案的双盆隔离双向保护设备120的示意性透视图。除了保护设备120包括第二P+区域83b、第三P+区域83c、第二N+区域85b和第五N+区域85e的不同配置之外，保护设备120类似于上文参照图5A至图5B所述的保护设备80。具体来说，在图7B的保护设备120中，第二N+区域85b包括沿x方向安置的多个岛区125b1，并且第二P+区域83b包括沿x方向安置的细长区域123b2和在y方向上延伸的突出区域123b1以使得突出区域123b1中的每个在岛区125b1中的两个之间延伸。类似地，第五N+区域85e包括沿x方向安置的多个岛区125e1，并且第三P+区域83c包括沿x方向安置的细长区域123c2和在y方向上延伸的突出区域123c1以使得突出区域123c1中的每个在岛区125e1中的两个之间延伸。
相对于图5A至图5B的保护设备80而言，以这种方式配置保护设备120可以进一步增加图7B的保护设备120的保持电压，同时保持类似的击穿电压。通过相对于N+区域85b、85e的大小而言增加P+区域83b、83c的大小以相对于图5B的NPN双极晶体管63的增益和传导强度而言增强图5B的PNP双极晶体管64、65的增益和传导强度，可以实现保持电压的增加。
图8为根据另一实施方案的双盆隔离保护设备130的横截面图。除了保护设备130说明分别用第一P+区域133a和第二P+区域133b替换图5B的第三N+区域85c和第四N+区域85d以用于在设备的每个侧面定制闭锁电压结的配置之外，保护设备130类似于上文参照图5A至图5B所述的保护设备80。为保持第一栅极层87a和第二栅极层87b的每个侧面上的相反的掺杂极性的有源区并且最小化稳定漏电流，保护设备130进一步包括安置在SHNW94a中的第一N+区域135a和安置在SHNW94b中的第二N+区域135b。P+区域133a、133b具有比SHPW92更高的掺杂浓度，并且因此可以用于在瞬态电事件期间控制图5B的NPN双向双极晶体管63的击穿电压。
图9A至图9I图示可以用于提供定制的双向操作特性的双盆隔离双向保护设备的各种实施方案的局部横截面图。图9A至图9I示出双盆隔离结构140以及包括在其中的某些结构（例如，SHPW92、SHNW94a、SHNW94b、HVNW84a、HVNW84b和HVPW82b）的横截面。双盆隔离结构140包括可以如较早所述的p型盆和n型盆。尽管在图9A至图9I的横截面中图示各种阱和有源区，额外结构（例如，N+区域和P+区域）可以形成在说明性阱中，但是为清楚起见已从图9A至图9I中省略这些结构。例如，图5A至图5B的N+区域85b和P+区域83b可以形成在SHNW94a中，并且图5A至图5B的N+区域85e和P+区域83c可以形成在SHNW94b中。
说明性横截面示出图5A至图5B的保护设备80的变型，其可以用于在正向和反向上提供保护设备的触发电压和保持电压特性的微调控制。在图9A至图9I中，将结构示出为不对称形成的，其中相对于图5A至图5B的保护设备80改变保护设备的左手边以识别用于控制正向操作（由左至右正过电压）的闭锁电压特性的变型的实例。例如，在使用40V至60V操作BCD工艺的一个实施中，图9A至图9B的保护设备可以提供小于约15V的正向触发电压（中等掺杂级至高掺杂级击穿），图9C至图9D的保护设备可以提供约15V与约30V之间的正向触发电压（中等掺杂级至中等掺杂级击穿），图9E至图9F的保护设备可以提供约15V与约30V之间的正向触发电压（高掺杂级至低掺杂级击穿），图9G和图9H的保护设备可以提供约30V与约40V之间的正向触发电压（中等掺杂级至低掺杂级击穿），并且图9I的保护设备可以提供大于约40V的正向触发电压（低掺杂级至低掺杂级击穿）。尽管正向触发电压可以通过特定处理技术定标或改变，但是图9A至图9I的横截面图示可以用于实现特定应用所需的保护特性的保护设备的各种配置。
图9A图示不对称的保护设备151，其中HVNW84a具有小于SHNW94a的宽度以使得轻掺杂p型区域160形成在HVNW84a与HVPW82b之间。p型区域160可以具有类似于背景掺杂浓度的掺杂浓度，例如，形成p型区域160所在的外延层的掺杂浓度。包括p型区域160可以增加图5B的PNP双极晶体管64的基极电阻，这可以改善瞬态响应时间并且减少保护设备的触发电压。保护设备151进一步包括沿着SHNW94a与SHPW92之间的边界安置的第一有源区161，以及第二有源区162。第一有源区161和第二有源区162可以是n型或p型掺杂导电型。
图9B示出保护设备152，其中HVPW82b被配置成具有小于SHPW92的宽度的宽度以使得p型区域160形成在HVPW82b与HVNW84a、HVNW84b中的每个之间。以这种方式配置保护设备152替代地增加图5B的NPN双向双极晶体管63的基极电阻，这可以减少保护设备的触发电压并且提供更快的响应时间。图9C图示保护设备153，其中已省略第一有源区161，这可以增加保护设备的正向触发电压。图9D示出保护设备154的配置，其中已省略第一有源区161并且HVNW84a具有小于SHNW94a的宽度以使得p型区域160形成在HVNW84a与HVPW82b之间，如结合图9A所述。
图9E示出保护设备155，其中SHNW94a具有小于HVNW84a的宽度的宽度。以这种方式配置保护设备155可以通过增加闭锁电压而增加保护设备的正向触发电压。另外，以这种方式配置设备也增加PNP基极电阻和观察图5B的NPN双向双极晶体管63的集电极/发射极的电阻。图9F图示保护设备156，其中SHPW92具有小于HVPW82b的宽度的宽度以使得HVPW82b环绕SHPW92，这可以通过增加来自SHNW94a/HVNW84a和HVPW82b的有源区161区域的闭锁电压而增加保护设备的正向触发电压。另外，以这种方式配置设备也增加图5B的NPN双向双极晶体管63的基极电阻。图9G示出保护设备157，其中SHPW92具有小于HVPW82b的宽度的宽度以使得HVPW82b环绕SHPW92的一个侧面。另外，图9G示出一个实施，其中已省略第一有源区161，由此相对于图9F中所示的配置而言进一步增加正向触发电压。保护设备157可以具有由SHNW94a和HVPW82b形成的结定义的闭锁电压，同时可以调整从结到SHPW92的间距以获得穿通引起的闭锁电压的微调。图9H示出保护设备158的配置，其中SHNW94a的宽度小于HVNW84a的宽度并且已省略第一有源区161。图9I图示保护设备159，其中SHNW94a的宽度小于HVNW84a的宽度以使得HVNW84a环绕SHNW94a。另外，在图9I中已省略第一有源区161并且SHPW92的宽度小于HVPW82b的宽度以使得HVPW82b环绕SHPW92。通过用相对较轻的掺杂浓度在两个区域之间定义阻挡结的形成，同时保持SHPW92和SHNW94a、SHNW94b最优化闭锁电压和阱电阻，图9I的保护设备159可以实现相应的工艺技术的最大的闭锁电压状态。
在上述实施方案中，保护设备可以包括具有n型或p型掺杂剂的层、区域和/或阱。在其它实施方案中，保护设备的所有层、区域和阱的掺杂型可以与以上实施方案中所述和所示的掺杂型相反，并且相同的原理和优点仍可以适用于其它实施方案。例如，使用n型衬底和n型外延层并且通过反转形成在其中的阱、有源区和埋层的掺杂极性，可以形成图5A至图5B的保护设备的互补版本。类似地，根据上述相同的原理，图6A至图9I中所示的保护设备的互补版本也是可能的。
本文所用的术语（例如，上面、下面、上方等）指如图中所示定向的设备并且应据此被解释。也应了解，因为通过用不同杂质或不同浓度的杂质掺杂半导体材料的不同部分来界定半导体设备（例如，晶体管）内的区域，所以在不同区域之间的离散物理边界可能不实际上存在于完成设备中，而是区域可能从一个转变为另一个。如附图中所示的一些边界是这种类型并且仅仅是为了帮助读者而图示为突变结构。在上述实施方案中，p型区域可以包括p型半导体材料（例如，硼）作为掺杂剂。此外，n型区域可以包括n型半导体材料（例如，磷）作为掺杂剂。本领域技术人员将了解上述区域中的各种浓度的掺杂剂。
应用
使用上述保护方案的设备可以实施成各种电子设备和接口应用。电子设备的实例可以包括（但不限于）消费性电子产品、消费性电子产品的零件、电子测试装备、高稳健性工业和汽车应用等。电子设备的实例也可以包括光学网络或其它通信网络的电路。消费性电子产品可以包括（但不限于）移动电话、电话、电视、计算机显示器、计算机、手持式计算机、个人数字助理(PDA)、汽车、车辆发动机管理控制器、传输控制器、安全带控制器、防抱死制动系统控制器、摄像放像机、相机、数码相机、便携式存储器芯片、洗衣机、干衣机、洗衣机/干衣机、复印机、传真机、扫描仪、多功能外围设备等。此外，电子设备可以包括未成品，包括用于工业、医疗和汽车应用的产品。
上述描述和权利要求书可以指的是“连接”或“耦合”在一起的元件或特征。如本文所用，除非另有明确说明，否则“连接”指的是一个元件/特征直接或间接连接到另一元件/特征，并且未必是机械连接的。同样地，除非另有明确说明，否则“耦合”指的是一个元件/特征直接或间接耦合到另一元件/特征，并且未必是机械耦合的。因此，尽管图中所示的各种示意图描绘元件和组件的示例性布置，但是额外的介入元件、设备、特征或组件可以存在于实际的实施方案中（假定所述电路的功能性没有受到不利影响）。
尽管已用某些实施方案来描述本发明，但是本领域普通技术人员显而易见的其它实施方案（包括不提供本文陈述的所有特征和优点的实施方案）也在本发明的范围内。此外，可以组合上述各种实施方案以提供其它实施方案。另外，在一个实施方案的情况下示出的某些特征也可以并入其它实施方案中。因此，仅通过参考附加权利要求书来定义本发明的范围。

Claims (22)

1.一种用于提供防御瞬态电事件的保护的装置，所述装置包括：
第一n型阱区；
第二n型阱区；
第一p型阱区，其安置在所述第一n型阱区与所述第二n型阱区之间，其中所述第一n型阱区、所述第一p型阱区和所述第二n型阱区被配置成NPN双向双极晶体管；
p型盆，其被配置成环绕所述第一p型阱区以及所述第一n型阱区和所述第二n型阱区；
n型盆，其被配置成环绕所述p型盆；
第一p型有源区，其安置在所述第一n型阱区中，其中所述第一p型有源区、所述第一n型阱区和所述p型盆被配置成第一PNP双极晶体管；以及
第二p型有源区，其安置在所述第二n型阱区中，其中所述第二p型有源区、所述第二n型阱区和所述p型盆被配置成第二PNP双极晶体管。
2.如权利要求1所述的装置，其进一步包括p型衬底和安置在所述p型衬底上方的p型外延层，其中所述第一p型阱区、所述第一n型阱区和所述第二n型阱区安置在所述p型外延层中。
3.如权利要求2所述的装置，其中所述n型盆包括安置在所述p型衬底中的n型埋层、安置在所述p型外延层中的邻近所述p型盆的第一侧面的第三n型阱区，以及安置在所述p型外延层中的邻近与所述p型盆的所述第一侧面相对的所述p型盆的第二侧面的第四n型阱区。
4.如权利要求2所述的装置，其进一步包括安置在所述第一n型阱区中的第一n型有源区和安置在所述第二n型阱区中的第二n型有源区。
5.如权利要求4所述的装置，其进一步包括第一衬垫和第二衬垫，其中所述第一衬垫电连接到所述第一n型有源区和所述第一p型有源区，并且其中所述第二衬垫电连接到所述第二n型有源区和所述第二p型有源区。
6.如权利要求5所述的装置，其中所述n型盆和所述p型盆被配置成提供隔离并且在所述第一衬垫与所述第二衬垫之间接收瞬态电事件时最小化将载流子注入到所述p型衬底中。
7.如权利要求4所述的装置，其进一步包括第三n型有源区和第四n型区域，其中沿着所述第一n型阱区与所述第一p型阱区之间的边界安置所述第三n型有源区，并且其中沿着所述第二n型阱区与所述第一p型阱区的边界安置所述第四n型有源区。
8.如权利要求7所述的装置，其进一步包括安置在所述第一n型阱区上方的第一栅极结构和安置在所述第二n型阱区上方的第二栅极结构，其中所述第一p型有源区安置在所述第一栅极结构的第一侧面上，并且所述第三n型有源区安置在所述第一栅极结构的第二侧面上，并且其中所述第二p型有源区安置在所述第二栅极结构的第一侧面上，并且所述第四n型有源区安置在所述第二栅极结构的第二侧面上。
9.如权利要求8所述的装置，其中所述第一p型有源区包括沿着第一方向安置的第一多个岛区，并且其中所述第二p型有源区包括沿着所述第一方向安置的第二多个岛区。
10.如权利要求9所述的装置，其中所述第一n型有源区包括沿着所述第一方向安置的第一细长区域和沿着垂直于所述第一方向的第二方向从所述第一细长区域延伸的第一多个突出区域，以使得所述第一多个突出区域中的每个在所述第一多个岛区中的两个之间延伸，并且其中所述第二n型有源区包括沿着所述第一方向安置的第二细长区域和沿着所述第二方向从所述第二细长区域延伸的第二多个突出区域，以使得所述第二多个突出区域中的每个在所述第二多个岛区中的两个之间延伸。
11.如权利要求8所述的装置，其中所述第一n型有源区包括沿着第一方向安置的第一多个岛区，并且其中所述第二n型有源区包括沿着所述第一方向安置的第二多个岛区。
12.如权利要求11所述的装置，其中所述第一p型有源区包括沿着所述第一方向安置的第一细长区域和沿着垂直于所述第一方向的第二方向从所述第一细长区域延伸的第一多个突出区域，以使得所述第一多个突出区域中的每个在所述第一多个岛区中的两个之间延伸，并且所述第二p型有源区包括沿着所述第一方向安置的第二细长区域和沿着所述第二方向从所述第二细长区域延伸的第二多个突出区域，以使得所述第二多个突出区域中的每个在所述第二多个岛区中的两个之间延伸。
13.如权利要求4所述的装置，其进一步包括第三p型有源区和第四p型区域，其中沿着所述第一n型阱区与所述第一p型阱区之间的边界安置所述第三p型有源区，并且其中沿着所述第二n型阱区与所述第一p型阱区之间的边界安置所述第四p型有源区。
14.如权利要求13所述的装置，其进一步包括安置在所述第一n型阱区中的第三n型有源区和安置在所述第二n型阱区中的第四n型有源区，其中所述第三n型有源区安置在所述第一p型有源区与所述第三p型有源区之间，并且其中所述第四n型有源区安置在所述第二p型有源区与所述第四p型有源区之间。
15.如权利要求14所述的装置，其进一步包括安置在所述第一n型阱区上方的第一栅极结构和安置在所述第二n型阱区上方的第二栅极结构，其中所述第三p型有源区安置在所述第一栅极结构的第一侧面上，并且所述第三n型有源区安置在所述第一栅极结构的第二侧面上，并且其中所述第四p型有源区安置在所述第二栅极结构的第一侧面上，并且所述第四n型有源区安置在所述第二栅极结构的第二侧面上。
16.如权利要求1所述的装置，其中所述第一p型阱区包括高电压p型阱和安置在所述高电压p型阱中的浅p型阱。
17.如权利要求1所述的装置，其中所述第一n型阱区包括第一高电压n型阱和安置在所述第一高电压n型阱中的第一浅n型阱，并且其中所述第二n型阱区包括第二高电压n型阱和安置在所述第二高电压n型阱中的第二浅n型阱。
18.如权利要求1所述的装置，其中所述p型盆包括被安置邻近所述第一n型阱区的第二p型阱区、被安置邻近所述第二n型阱区的第三p型阱区，以及安置在所述第一p型阱区、所述第一n型阱区和所述第二n型阱区下方的深p型阱。
19.一种提供防御瞬态电事件的保护的装置，所述装置包括：
第一n型阱区；
第二n型阱区；
第一p型阱区，其安置在所述第一n型阱区与所述第二n型阱区之间，其中所述第一n型阱区、所述第一p型阱区和所述第二n型阱区被配置成NPN双向双极晶体管；
用于隔离的第一构件，其中所述第一隔离构件为p型并且环绕所述第一p型阱区、所述第一n型阱区和所述第二n型阱区；
用于隔离的第二构件，其中所述第二隔离构件为n型并且环绕所述第一隔离构件；
第一p型有源区，其安置在所述第一n型阱区中，其中所述第一p型有源区、所述第一n型阱区和所述第一隔离构件被配置成第一PNP双极晶体管；以及
第二p型有源区，其安置在所述第二n型阱区中，其中所述第二p型有源区、所述第二n型阱区和所述第一隔离构件被配置成第二PNP双极晶体管。
20.如权利要求19所述的装置，其进一步包括p型衬底和安置在所述p型衬底上方的p型外延层，其中所述第一p型阱区、所述第一n型阱区和所述第二n型阱区安置在所述p型外延层中。
21.如权利要求19所述的装置，其中所述第一p型阱区包括高电压p型阱和安置在所述高电压p型阱中的浅p型阱。
22.如权利要求21所述的装置，其中所述第一n型阱区包括第一高电压n型阱和安置在所述第一高电压n型阱中的第一浅n型阱，并且其中所述第二n型阱区包括第二高电压n型阱和安置在所述第二高电压n型阱中的第二浅n型阱。
CN201310210755.XA 2012-06-01 2013-05-31 精密收发器的低电压保护设备及其形成方法 Active CN103456731B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/486,885 US8610251B1 (en) 2012-06-01 2012-06-01 Low voltage protection devices for precision transceivers and methods of forming the same
US13/486,885 2012-06-01

Publications (2)

Publication Number Publication Date
CN103456731A true CN103456731A (zh) 2013-12-18
CN103456731B CN103456731B (zh) 2016-06-29

Family

ID=49669217

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310210755.XA Active CN103456731B (zh) 2012-06-01 2013-05-31 精密收发器的低电压保护设备及其形成方法

Country Status (2)

Country Link
US (1) US8610251B1 (zh)
CN (1) CN103456731B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616509A (zh) * 2018-08-30 2019-04-12 晶焱科技股份有限公司 双向式硅控整流器
CN111293005A (zh) * 2018-12-07 2020-06-16 伊顿智能动力有限公司 断路器
CN117832257A (zh) * 2024-01-11 2024-04-05 深圳奥简科技有限公司 一种抑制漏电的n型mos管

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8947841B2 (en) 2012-02-13 2015-02-03 Analog Devices, Inc. Protection systems for integrated circuits and methods of forming the same
US8796729B2 (en) * 2012-11-20 2014-08-05 Analog Devices, Inc. Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same
US9006781B2 (en) 2012-12-19 2015-04-14 Analog Devices, Inc. Devices for monolithic data conversion interface protection and methods of forming the same
US9123540B2 (en) 2013-01-30 2015-09-01 Analog Devices, Inc. Apparatus for high speed signal processing interface
US8860080B2 (en) 2012-12-19 2014-10-14 Analog Devices, Inc. Interface protection device with integrated supply clamp and method of forming the same
US9275991B2 (en) 2013-02-13 2016-03-01 Analog Devices, Inc. Apparatus for transceiver signal isolation and voltage clamp
US9583564B2 (en) * 2013-03-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure
US9087708B2 (en) * 2013-08-06 2015-07-21 Texas Instruments Incorporated IC with floating buried layer ring for isolation of embedded islands
US9590039B2 (en) * 2013-12-20 2017-03-07 United Microelectronics Corp. Semiconductor structure and method for forming the same
US9484739B2 (en) 2014-09-25 2016-11-01 Analog Devices Global Overvoltage protection device and method
US9478608B2 (en) 2014-11-18 2016-10-25 Analog Devices, Inc. Apparatus and methods for transceiver interface overvoltage clamping
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
US9929142B2 (en) 2015-03-04 2018-03-27 Analog Devices, Inc. Apparatus and methods for overvoltage switches with active leakage current compensation
US9362266B1 (en) * 2015-03-13 2016-06-07 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge protection device for differential signal devices
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
US9673187B2 (en) 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus
US10158029B2 (en) 2016-02-23 2018-12-18 Analog Devices, Inc. Apparatus and methods for robust overstress protection in compound semiconductor circuit applications
US10199369B2 (en) 2016-03-04 2019-02-05 Analog Devices, Inc. Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US9831233B2 (en) 2016-04-29 2017-11-28 Analog Devices Global Apparatuses for communication systems transceiver interfaces
US10439024B2 (en) 2016-06-13 2019-10-08 Texas Instruments Incorporated Integrated circuit with triple guard wall pocket isolation
US10177566B2 (en) 2016-06-21 2019-01-08 Analog Devices, Inc. Apparatus and methods for actively-controlled trigger and latch release thyristor
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US9831134B1 (en) * 2016-09-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
US10319714B2 (en) 2017-01-24 2019-06-11 Analog Devices, Inc. Drain-extended metal-oxide-semiconductor bipolar switch for electrical overstress protection
JP6894715B2 (ja) * 2017-01-31 2021-06-30 ラピスセミコンダクタ株式会社 半導体装置
US10404059B2 (en) 2017-02-09 2019-09-03 Analog Devices, Inc. Distributed switches to suppress transient electrical overstress-induced latch-up
JP6776192B2 (ja) * 2017-06-28 2020-10-28 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10249609B2 (en) 2017-08-10 2019-04-02 Analog Devices, Inc. Apparatuses for communication systems transceiver interfaces
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
US10608431B2 (en) 2017-10-26 2020-03-31 Analog Devices, Inc. Silicon controlled rectifier dynamic triggering and shutdown via control signal amplification
TWI661530B (zh) * 2018-02-13 2019-06-01 力晶積成電子製造股份有限公司 靜電放電保護元件
US10581423B1 (en) 2018-08-17 2020-03-03 Analog Devices Global Unlimited Company Fault tolerant low leakage switch
US10700056B2 (en) 2018-09-07 2020-06-30 Analog Devices, Inc. Apparatus for automotive and communication systems transceiver interfaces
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11004849B2 (en) 2019-03-06 2021-05-11 Analog Devices, Inc. Distributed electrical overstress protection for large density and high data rate communication applications
US11121206B2 (en) * 2019-03-29 2021-09-14 Texas Instruments Incorporated Integrated circuit resistor with passive breakdown protection circuit
DE102020111863A1 (de) 2019-05-03 2020-11-05 Analog Devices International Unlimited Company Gegen elektrische Überlastung tolerante Mikrowellenverstärker
US11469717B2 (en) 2019-05-03 2022-10-11 Analog Devices International Unlimited Company Microwave amplifiers tolerant to electrical overstress
US12032014B2 (en) 2019-09-09 2024-07-09 Analog Devices International Unlimited Company Semiconductor device configured for gate dielectric monitoring
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
US11595036B2 (en) 2020-04-30 2023-02-28 Analog Devices, Inc. FinFET thyristors for protecting high-speed communication interfaces
KR102383641B1 (ko) * 2021-04-28 2022-04-08 주식회사 키파운드리 실리콘 제어 정류기 기반 esd 보호 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061652A (en) * 1990-01-23 1991-10-29 International Business Machines Corporation Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure
TW200905860A (en) * 2007-07-31 2009-02-01 Amazing Microelectroing Corp Symmetric type bi-directional silicon control rectifier
US20090034137A1 (en) * 2006-08-04 2009-02-05 Advanced Analogic Technologies, Inc. ESD protection for bipolar-CMOS-DMOS integrated circuit devices
CN102034808A (zh) * 2009-09-27 2011-04-27 上海宏力半导体制造有限公司 一种esd保护装置

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3436667A (en) 1964-12-08 1969-04-01 Electric Associates Inc Protection circuit for an amplifier system
US4626882A (en) 1984-07-18 1986-12-02 International Business Machines Corporation Twin diode overvoltage protection structure
US4633283A (en) 1985-03-11 1986-12-30 Rca Corporation Circuit and structure for protecting integrated circuits from destructive transient voltages
IT1253682B (it) 1991-09-12 1995-08-22 Sgs Thomson Microelectronics Struttura di protezione dalle scariche elettrostatiche
US5276582A (en) 1992-08-12 1994-01-04 National Semiconductor Corporation ESD protection using npn bipolar transistor
US5343053A (en) 1993-05-21 1994-08-30 David Sarnoff Research Center Inc. SCR electrostatic discharge protection for integrated circuits
US5652689A (en) 1994-08-29 1997-07-29 United Microelectronics Corporation ESD protection circuit located under protected bonding pad
JPH08139528A (ja) 1994-09-14 1996-05-31 Oki Electric Ind Co Ltd トランジスタ保護回路
TW299495B (en) 1996-05-03 1997-03-01 Winbond Electronics Corp Electrostatic discharge protection circuit
US5663860A (en) 1996-06-28 1997-09-02 Harris Corporation High voltage protection circuits
US5889644A (en) 1997-02-19 1999-03-30 Micron Technology, Inc. Device and method for electrostatic discharge protection of a circuit device
US6137140A (en) 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device
US6365924B1 (en) 1998-06-19 2002-04-02 National Semiconductor Corporation Dual direction over-voltage and over-current IC protection device and its cell structure
KR100307554B1 (ko) 1998-06-30 2001-11-15 박종섭 Esd 소자를 구비하는 반도체장치
JP3244057B2 (ja) 1998-07-16 2002-01-07 日本電気株式会社 基準電圧源回路
US6236087B1 (en) 1998-11-02 2001-05-22 Analog Devices, Inc. SCR cell for electrical overstress protection of electronic circuits
US6144542A (en) 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
GB9907021D0 (en) 1999-03-27 1999-05-19 Koninkl Philips Electronics Nv Switch circuit and semiconductor switch for battery-powered equipment
US6310379B1 (en) 1999-06-03 2001-10-30 Texas Instruments Incorporated NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors
US6873505B2 (en) 1999-09-14 2005-03-29 United Microelectronics Corp. Electrostatic discharge protective circuitry equipped with a common discharge line
US6512662B1 (en) 1999-11-30 2003-01-28 Illinois Institute Of Technology Single structure all-direction ESD protection for integrated circuits
JP4065104B2 (ja) 2000-12-25 2008-03-19 三洋電機株式会社 半導体集積回路装置およびその製造方法
TW483143B (en) 2001-02-05 2002-04-11 Vanguard Int Semiconduct Corp Voltage control device for electrostatic discharge protection and its related circuit
US6498357B2 (en) 2001-02-09 2002-12-24 United Microelectronics Corp. Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process
US6448123B1 (en) 2001-02-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Low capacitance ESD protection device
TW511269B (en) 2001-03-05 2002-11-21 Taiwan Semiconductor Mfg Silicon-controlled rectifier device having deep well region structure and its application on electrostatic discharge protection circuit
EP1368874B2 (en) 2001-03-16 2015-02-18 Sofics BVBA Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
US7005708B2 (en) * 2001-06-14 2006-02-28 Sarnoff Corporation Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling
TW504828B (en) 2001-08-17 2002-10-01 Winbond Electronics Corp Bi-directional electrical overstress and electrostatic discharge protection apparatus
US20030076636A1 (en) 2001-10-23 2003-04-24 Ming-Dou Ker On-chip ESD protection circuit with a substrate-triggered SCR device
US6667870B1 (en) 2001-12-12 2003-12-23 Natiional Semiconductor Corporation Fully distributed slave ESD clamps formed under the bond pads
US6704180B2 (en) 2002-04-25 2004-03-09 Medtronic, Inc. Low input capacitance electrostatic discharge protection circuit utilizing feedback
US6724603B2 (en) 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
JP4240983B2 (ja) 2002-10-07 2009-03-18 沖電気工業株式会社 入力ピン容量の設定方法
US6960811B2 (en) 2002-11-07 2005-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Low capacitance ESD protection device, and integrated circuit including the same
US20040190208A1 (en) 2003-03-26 2004-09-30 Maxim Levit Electrostatic discharge protection and methods thereof
US6909149B2 (en) 2003-04-16 2005-06-21 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US6756834B1 (en) 2003-04-29 2004-06-29 Pericom Semiconductor Corp. Direct power-to-ground ESD protection with an electrostatic common-discharge line
US7196887B2 (en) 2003-05-28 2007-03-27 Texas Instruments Incorporated PMOS electrostatic discharge (ESD) protection device
US7244992B2 (en) 2003-07-17 2007-07-17 Ming-Dou Ker Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection
US6960792B1 (en) 2003-09-30 2005-11-01 National Semiconductor Corporation Bi-directional silicon controlled rectifier structure with high holding voltage for latchup prevention
US7582938B2 (en) 2003-10-01 2009-09-01 Lsi Corporation I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process
US20050088794A1 (en) 2003-10-23 2005-04-28 International Business Machines Corporation Removeable ESD for improving I/O pin bandwidth
US7038280B2 (en) 2003-10-28 2006-05-02 Analog Devices, Inc. Integrated circuit bond pad structures and methods of making
US7067883B2 (en) 2003-10-31 2006-06-27 Lattice Semiconductor Corporation Lateral high-voltage junction device
TWI223432B (en) 2003-12-18 2004-11-01 Univ Nat Chiao Tung Double-triggered silicon controller rectifier and relevant circuitry
US7202114B2 (en) 2004-01-13 2007-04-10 Intersil Americas Inc. On-chip structure for electrostatic discharge (ESD) protection
CN100377321C (zh) 2004-06-28 2008-03-26 中芯国际集成电路制造(上海)有限公司 用于高电压操作的金属氧化物半导体器件及其制造方法
JP4282581B2 (ja) 2004-09-29 2009-06-24 株式会社東芝 静電保護回路
TWI237893B (en) 2004-12-10 2005-08-11 Richtek Technology Corp Booster-type power management chip containing electrostatic discharge protection mechanism of output electrode
KR100627134B1 (ko) 2004-12-14 2006-09-25 한국전자통신연구원 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
KR100638456B1 (ko) 2004-12-30 2006-10-24 매그나칩 반도체 유한회사 이에스디 보호회로 및 그 제조방법
US7285828B2 (en) 2005-01-12 2007-10-23 Intersail Americas Inc. Electrostatic discharge protection device for digital circuits and for applications with input/output bipolar voltage much higher than the core circuit power supply
US7414287B2 (en) 2005-02-21 2008-08-19 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
DE102005013686A1 (de) 2005-03-18 2006-10-05 Atmel Germany Gmbh ESD-Schutzschaltung mit skalierbarer Stromfestigkeit und Spannungsfestigkeit
US7232711B2 (en) 2005-05-24 2007-06-19 International Business Machines Corporation Method and structure to prevent circuit network charging during fabrication of integrated circuits
US7566914B2 (en) 2005-07-07 2009-07-28 Intersil Americas Inc. Devices with adjustable dual-polarity trigger- and holding-voltage/current for high level of electrostatic discharge protection in sub-micron mixed signal CMOS/BiCMOS integrated circuits
JP4995455B2 (ja) 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
US7465995B2 (en) 2006-01-10 2008-12-16 Taiwan Semiconductor Manufacturing Co. Resistor structure for ESD protection circuits
US7385793B1 (en) 2006-01-24 2008-06-10 Cypress Semiconductor Corporation Cascode active shunt gate oxide project during electrostatic discharge event
US7345341B2 (en) 2006-02-09 2008-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
US20080029782A1 (en) 2006-08-04 2008-02-07 Texas Instruments, Inc. Integrated ESD protection device
US7605431B2 (en) 2006-09-20 2009-10-20 Himax Technologies Limited Electrostatic discharge protection apparatus for semiconductor devices
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
US7834378B2 (en) 2007-08-28 2010-11-16 Fairchild Korea Semiconductor Ltd SCR controlled by the power bias
DE102007040875B4 (de) 2007-08-29 2017-11-16 Austriamicrosystems Ag Schaltungsanordnung zum Schutz vor elektrostatischen Entladungen und Verfahren zum Betreiben einer solchen
JP2009194301A (ja) * 2008-02-18 2009-08-27 Sanyo Electric Co Ltd 半導体装置
US7868387B2 (en) 2008-06-13 2011-01-11 Analog Devices, Inc. Low leakage protection device
JP5172654B2 (ja) * 2008-12-27 2013-03-27 株式会社東芝 半導体装置
US8044457B2 (en) 2009-06-29 2011-10-25 Analog Devices, Inc. Transient over-voltage clamp
US8222698B2 (en) 2009-06-29 2012-07-17 Analog Devices, Inc. Bond pad with integrated transient over-voltage protection
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
US8648419B2 (en) 2010-01-20 2014-02-11 Freescale Semiconductor, Inc. ESD protection device and method
US8432651B2 (en) 2010-06-09 2013-04-30 Analog Devices, Inc. Apparatus and method for electronic systems reliability
US8368116B2 (en) 2010-06-09 2013-02-05 Analog Devices, Inc. Apparatus and method for protecting electronic circuits
US8665571B2 (en) 2011-05-18 2014-03-04 Analog Devices, Inc. Apparatus and method for integrated circuit protection
US8416543B2 (en) 2010-07-08 2013-04-09 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US8553380B2 (en) 2010-07-08 2013-10-08 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US8466489B2 (en) * 2011-02-04 2013-06-18 Analog Devices, Inc. Apparatus and method for transient electrical overstress protection
US8592860B2 (en) 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
US8680620B2 (en) * 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061652A (en) * 1990-01-23 1991-10-29 International Business Machines Corporation Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure
US20090034137A1 (en) * 2006-08-04 2009-02-05 Advanced Analogic Technologies, Inc. ESD protection for bipolar-CMOS-DMOS integrated circuit devices
TW200905860A (en) * 2007-07-31 2009-02-01 Amazing Microelectroing Corp Symmetric type bi-directional silicon control rectifier
CN102034808A (zh) * 2009-09-27 2011-04-27 上海宏力半导体制造有限公司 一种esd保护装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616509A (zh) * 2018-08-30 2019-04-12 晶焱科技股份有限公司 双向式硅控整流器
CN109616509B (zh) * 2018-08-30 2022-04-01 晶焱科技股份有限公司 双向式硅控整流器
CN111293005A (zh) * 2018-12-07 2020-06-16 伊顿智能动力有限公司 断路器
CN111293005B (zh) * 2018-12-07 2022-02-18 伊顿智能动力有限公司 断路器
CN117832257A (zh) * 2024-01-11 2024-04-05 深圳奥简科技有限公司 一种抑制漏电的n型mos管

Also Published As

Publication number Publication date
US8610251B1 (en) 2013-12-17
CN103456731B (zh) 2016-06-29
US20130320498A1 (en) 2013-12-05

Similar Documents

Publication Publication Date Title
CN103456731B (zh) 精密收发器的低电压保护设备及其形成方法
EP2768022B1 (en) Apparatus for Transceiver Signal Isolation and Voltage Clamp
CN103839941B (zh) 具有集成保护结构的结隔离阻断电压装置及其形成方法
US8680620B2 (en) Bi-directional blocking voltage protection devices and methods of forming the same
US9478608B2 (en) Apparatus and methods for transceiver interface overvoltage clamping
US9831233B2 (en) Apparatuses for communication systems transceiver interfaces
US8947841B2 (en) Protection systems for integrated circuits and methods of forming the same
US8637899B2 (en) Method and apparatus for protection and high voltage isolation of low voltage communication interface terminals
CN104167414B (zh) 双槽区结隔离型电压钳位器件及其形成方法
JP6109714B2 (ja) 統合された供給クランプを有するインターフェース保護装置およびそれを形成する方法
US9362265B2 (en) Protection devices for precision mixed-signal electronic circuits and methods of forming the same
US10068894B2 (en) Low leakage bidirectional clamps and methods of forming the same
US8633509B2 (en) Apparatus and method for transient electrical overstress protection
CN104184443B (zh) 在低电压cmos工艺中具有高双极阻挡电压的模拟开关
US20190051646A1 (en) Apparatuses for communication systems transceiver interfaces
US11362203B2 (en) Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant