CN103383862A - 集成电路装置及其操作方法 - Google Patents

Abstract

本发明公开了一种集成电路装置及其操作方法。该集成电路装置包括半导体衬底、设置于衬底上包括NAND存储单元的第一存储方块、设置于衬底上包括NAND存储单元的第二存储方块。第一存储方块用以储存第一使用式样的数据，响应于第一操作算法以进行数据的读取、编程及擦除，第二存储方块用以储存第二使用式样的数据，响应于第二操作算法以进行数据的读取、编程及擦除。控制电路耦接至第一存储方块及第二存储方块，以执行第一操作算法以及第二操作算法，其中第一操作算法读取操作时的字线通过电压低于第二操作算法读取操作时的第二字线通过电压。

Description

集成电路装置及其操作方法

技术领域

本发明是关于闪存技术，特别是关于适用于高密度的集成电路装置及其操作方法。

背景技术

非易失性存储器是一种可在未被供电的情形下仍能保存储存数据的计算机存储器，非易失性存储器包括闪存。闪存的应用可包括程序代码闪存(code flash memory)以及数据闪存(data flash memory)。程序代码闪存应用一般而言涉及较频繁的读取与较少的更新，相较之下，数据闪存应用一般而言涉及较频繁的更新与较少的读取。

数据闪存通常应用于大量储存，其中大部份的编程、擦除及读取操作涉及数据使用式样为相对大量的数据。程序代码闪存通常应用于例如储存计算机指令的数据，其中大部份的编程、擦除及读取操作涉及数据使用式样为相对小量的数据，例如更新计算机程序中的指令或一段子程序或设定及更改参数值。

一般而言，数据闪存与程序代码闪存的不同之处在于：编程、擦除、读取数据的操作算法，以及适用该算法的存储单元结构。将具有不同存储单元结构的多个阵列，一部份作为程序代码闪存，一部份作为数据闪存，则可将传统用于程序代码闪存及数据闪存的技术整合于单一芯片。以此方式整合需要于单一芯片上有不同的存储单元结构以及适用于不同结构的复杂算法。另一整合方式则为对程序代码闪存及数据闪存皆使用相同的存储单元结构，但改变施加于相同结构存储单元的偏压，以满足不同目的的条件。使用后者方式的其中一个问题在于，程序代码闪存应用相较于数据闪存应用，需要较佳的读取抗干扰性(read disturbance immunity)以避免程序代码讹误(code corruption)。

发明内容

一种集成电路装置，包括半导体衬底、设置于衬底上包括NAND存储单元的第一存储方块、设置于衬底上包括NAND存储单元的第二存储方块。第一存储方块用以储存第一使用式样的数据，响应于第一操作算法以进行数据的读取、编程及擦除，第二存储方块用以储存第二使用式样的数据，响应于第二操作算法以进行数据的读取、编程及擦除。

控制电路耦接至第一存储方块及第二存储方块，以执行第一操作算法以及第二操作算法，其中第一操作算法读取操作时的字线通过电压低于第二操作算法读取操作时的第二字线通过电压。

本发明亦提出一种操作此集成电路装置的方法。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本实施例的一种集成电路。

图2A及图2B绘示被选择的NAND串行及未被选择的NAND串行施加以编程偏压与通过电压的简化截面图。

图3绘示低度数据更新及高度数据更新的临界电压分布。

图4绘示读取操作字线通过电压的下降。

图5绘示第一个编程脉波电压降低的例子。

图6绘示被选择NAND串行的电路图。

图7A绘示第一操作算法中的第一读取操作的一例时序图，以读取第一存储方块的NAND串行中第一选择存储单元。

图7B绘示第二操作算法中的第二读取操作的一例时序图，以读取第二存储方块的NAND串行中第二选择存储单元。

图8A绘示第一操作算法中的第一编程操作的一例图，以编程第一存储方块的NAND串行中第一选择存储单元。

图8B绘示第二操作算法中的第二编程操作的一例图，以编程第二存储方块的NAND串行中第二选择存储单元。

图9绘示存储方块分为两个群组。

图10绘示第一存储方块的方块边界。

图11绘示依照本实施例的集成电路简化方块图，集成电路使用可配置程序代码与数据存取存储区块以及偏压电路。

图12绘示如图11中的控制器对第一及第二存储方块所执行第一及第二操作算法的简化流程图。

【主要元件符号说明】

10：半导体衬底

11、19：接点

12～18：端点

100：集成电路

110：控制电路

120：NAND快闪存储阵列

122：第一存储方块

124：第二存储方块

1110：边界缓存器

1160：NAND快闪存储阵列

1161：行译码器

1162：字线

1163：页面缓冲区

1164：全局位线

1165：总线

1166：列译码器

1167：数据总线

1168：电压供应电路

1169：控制器

1173：线

1174：其他电路

1175：集成电路

21：地选择线

22～27：字线

28：串行选择线

30：共同源极线

31、32：位线

33、35：区域

600：NAND串行

602：被选择存储单元

604：未选择存储单元

606：地选择开关

608：串行选择开关

610：感测节点

612：参考节点

7、8：栅极介电质

714a、714b、716、718、720、722、724：线条

726a、726b、728、730、732、734：时间点

736：时段

740、830：电压降

800a、800b、801a、801b、802a、802b：偏压脉波

805a、805b、807a、807b、809a、809b：峰值电压电平

806a、806b、808a、808b、810a、810b：电平

820a、820b、821a、821b、822a、822b：编程验证周期

820：地电压

9：电荷捕获结构

具体实施方式

请参照图1～图7B，以下详细说明本发明的实施例。虽然本发明以如下较佳实施例揭露，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

本发明提出一种集成电路，包括一非易失性存储芯片，例如为NAND闪存。该非易失性存储芯片分为至少两个方块(block)，而每一方块可再分为一个或多个区段(section)，每个区段可以是同样大小也可以是不同大小。每一方块有不同的操作条件以满足不同应用，例如为程序代码快闪存储应用及数据快闪存储应用。区段的位置以及范围可由存储芯片制造商预先定义，或可由使用者通过使用者命令、储存控制参数于缓存器等其他方法定义。该集成电路可包括一个单阶储存单元(single-level cell，SLC)的群组(包括一或多个区段)以及一个多阶储存单元(multi-level cell，MLC)的群组(包括一或多个其他区段)。

在非易失性存储芯片中，例如NAND闪存，当选择存储单元被编程或被读取时，可使用字线通过电压(pass voltage)以略过未选择存储单元。然而，字线通过电压可能会干扰到未选择存储单元，在储存程序代码的存储器中，储存于存储单元的电荷受到干扰，会导致程序代码存储应用产生讹误的问题。因此，较低的字线通过电压可降低读取干扰。

此处所揭示技术可通过有限的承受写入次数(endurance cycle)或较低的编程速度(program speed)，以提供程序代码快闪存储应用较佳的读取抗干扰性(容许同一集成电路上的数据快闪存储应用有较低的读取抗干扰性)。用于此两种目的的存储方块可以有相同结构的存储单元，或者可将用于其中一目的的区段包含一些结构差异。

本发明可使用包括反复序列电子脉波并具有验证操作的增幅步阶脉波编程(Incremental step pulse programming，ISPP)以编程一存储单元，通过调整未选择存储单元的通过电压以及选择存储单元的起始编程偏压，以提供程序代码快闪存储应用较佳的读取抗干扰性。

图1绘示依照本实施例的一种集成电路100。该集成电路100包括半导体衬底、位于衬底上包括NAND存储单元的第一存储方块122、位于衬底上包括NAND存储单元的第二存储方块124。第一存储方块122用以储存第一使用式样的数据，响应于第一操作算法以进行数据的读取、编程及擦除；第二存储方块124用以储存第二使用式样的数据，响应于第二操作算法以进行数据的读取、编程及擦除。第一使用式样的数据可包括第一数据更新(data cycling)率，例如用于程序代码快闪存储应用，而第二使用式样的数据可包括第二数据更新率，例如用于数据快闪存储应用。使用在储存第一使用式样数据存储方块的操作算法，因有较低的数据更新需求(相较于使用在储存第二使用式样数据存储方块的操作算法)，而能容忍较低的存储单元耐久性(endurance)规格。于本文中数据更新指的是每单位时间存储方块内数据变动的速率，包含较高数据更新率的使用式样，较常涉及储存数据的变动(相较于较低数据更新率)。或者也可使第一使用式样有较高的数据更新需求，因此需要有较高的存储单元耐久性规格，第二使用式样有较低的数据更新需求，因此有较低的存储单元耐久性规格。因为第一操作算法与第二操作算法不同而能有效支持于单一集成电路上的不同数据使用式样。第一存储方块间彼此可实体或逻辑性地接续或分开，第二存储方块间彼此也可实体或逻辑性地接续或分开。

控制电路100耦接至第一存储方块122与第二存储方块124，用以执行第一操作算法与第二操作算法，其中第一操作算法用于读取操作的字线通过电压低于第二操作算法用于读取操作的第二字线通过电压。于NAND快闪存储阵列中的存储单元，不论是在用以储存第一使用式样数据的第一存储方块122中，或是在用以储存第二使用式样数据的第二存储方块124中，该多个存储单元实质上皆有着相同的结构。

图2A绘示被选择的NAND串行(NAND string)施加以编程偏压及通过电压的简化截面图。第一存储方块122与第二存储方块124各包括多个NAND串行。参考图2A，存储单元形成于半导体衬底10。对于n-通道(n-channel)存储单元而言，半导体衬底10可以是隔离的p型阱(isolatedp-well)，位于半导体芯片的更深的n型阱中。或者，半导体衬底10可通过一绝缘层或其他元件来隔离。于其他实施例中，NAND串行可由类似鳍式场效存储器(finFET)结构、3D结构或其他组态以实现之。

多个快闪存储单元置于一NAND串行中，沿着位线方向延伸，且垂直于字线，字线22-27横跨多个平行的NAND串行。端点(terminal)12-18由半导体衬底10中的n型区(用于n-通道元件)形成，作为存储单元的源极/漏极区。由MOS晶体管形成的第一开关(第一开关晶体管)栅极位于地选择线(ground select line)GSL 21，第一开关连接于字线22对应的存储单元以及由半导体衬底10中的n型区形成的接点(contact)11中间。接点11连接至共同源极线(CS line)30，共同源极线30是一「参考节点」(reference node)的例子。由MOS晶体管形成的一第二开关(第二开关晶体管)栅极位于串行选择线(string select line)SSL 28，该第二开关连接于最后一条字线27对应的存储单元以及由半导体衬底10中的n型区形成的接点19中间。接点19连接至感测点，例如为位线BL 31，位线BL 31是一「感测节点」(sensingnode)的例子。图示中该第一开关与该第二开关皆为MOS晶体管，其栅极介电质7、8例如为二氧化硅。

于图2A中，为简化起见，该串行中有6个存储单元，一般典型的NAND串行中则可包括32、64或更多个串联的存储单元。对应至字线22-27的存储单元具有电荷捕获结构9，该电荷捕获结构位于字线以及半导体衬底10中的通道区之间，可为介电电荷捕获结构、浮栅电荷捕获结构、或其他适用于此处所使用编程方式的快闪存储结构。另外，NAND快闪结构已经研发可为无结(junction-free)，即结构中可省略接点13-17、以及可选择性地省略接点12与接点18。

图2A绘示依据已知技术的编程偏压(V-PGM)，以编程字线24对应的存储单元(选择存储单元)，此方式同样用于典型的ISPP技术中。依据所绘示的偏压，GSL偏压至大约0伏特、共同源极线接地，因此对应至GSL 21的第一开关为Off状态；SSL偏压至大约Vcc、被选择的位线接地，因此对应至SSL 28的第二开关为On状态。在此条件下，相关于NAND串行的区域33中的通道被预充电至大约0伏特，被选择的字线24接收高电位V-PGM的编程脉波，未被选择的字线22、23、25与27接收字线通过电压V-PASS的通过脉波，其中V-PASS较V-PGM为低，且其电位相差够大使得串行中未选择存储单元不会被编程。因此，在编程脉波下，电子会穿隧至选择存储单元的电荷捕获结构。

图2B绘示未被选择的NAND串行施加以编程偏压及通过电压的简化截面图。未被选择的NAND串行与图2A中被选择的NAND串行共享字线22-27，如图所示，GSL、SSL以及所有的字线皆与图2A有着相同的偏压，而共同源极线30也同样接地。然而，未被选择的位线BL 32偏压至大约Vcc，如此会关闭对应至SSL的第二开关，并断开区域35中的通道与未被选择的位线之间的耦合。区域35中的通道因来自字线22-27的电容耦合，其电压会升高，如此可避免在未被选择的NAND串行中形成足够强的电场而干扰到此串行中的存储单元所捕获的电荷。

根据ISPP(增幅步阶脉波编程)方法，要编程目标存储单元使其临界电压到达一个可以代表特定数据值的范围内，会执行编程脉波与验证脉波交错进行的反复序列，于序列中当验证操作发现前一个编程失败时，便会以一固定值增加接续的下一个编程脉波电压。在每次的编程脉波之间，于存储单元的字线施加编程验证电平(V-verify)，感测数据以决定该存储单元的临界电压是否已超过编程验证电平，其中编程验证电平设定为目标数据值对应电压范围的最低值。

NAND快闪存储阵列的编程速度，一般而言在编程/擦除数据更新后会变得较快(例如因为在ISPP每一步中，选择存储单元的大量临界电压位移)。经过较低(例如低于100)的数据更新，其编程速度会慢于经过较高(例如100k)的数据更新。相较于经过低度数据更新之前的存储单元，经过高度数据更新之后的存储单元，在编程时于序列中的第一个编程脉波后，其临界电压会较高，且其临界电压的分布也会较广。于读取操作时，NAND串行中未被选择的字线会被施加字线通过电压V-PASS，字线通过电压V-PASS要高于已被编程的存储单元与已被擦除的存储单元的临界电压，以使未选择存储单元作为通过晶体管(pass transistor)。而为补偿因高度数据更新而带来的宽广的临界电压分布结果，相较于经过低度数据更新之前的情形，读取操作时的字线通过电压V-PASSR必须要更高。然而，较高的V-PASSR会降低读取抗干扰性、造成程序代码快闪存储应用的讹误、降低编程速度、和/或限制承受写入次数。

图3绘示低度数据更新及高度数据更新的临界电压分布。如图3所示，100K数据更新的VT(临界电压)分布较100数据更新的VT分布宽，在两种分布中，VT边界低点皆为编程验证电平(V-verify)，而100K的VT边界高点较100的VT边界高点为高。因此，用于100K数据更新读取时的字线通过电压(V-PASSR)较用于100数据更新读取时的字线通过电压(V-PASSR)要高。

本发明提供一种操作算法，在存储阵列中于程序代码快闪存储及数据快闪存储读取操作时，使用不同的字线通过电压V-PASSR。为降低读取干扰以避免程序代码讹误，于程序代码快闪存储使用较低的V-PASSR，当V-PASSR较低时，可维持一样的编程速度但存储单元的耐久性受限，或是可不限制存储单元的耐久性但编程速度较慢。耐久性可通过编程/擦除的次数量测。对于数据快闪存储应用，V-PASSR较高且维持正常的编程速度及耐久性限制，但其读取抗干扰性较差。

用于图1第一存储方块122，用以读取、编程及擦除数据的第一操作算法，包括读取第一存储方块中的NAND串行的第一选择存储单元，其中该读取操作施加第一字线通过电压(V-PASSR1)于NAND串行的未选择存储单元，未选择存储单元具有V-PASSR1峰值电压电平。用于图1第二存储方块124，用以读取、编程及擦除数据的第二操作算法，包括读取第二存储方块中的NAND串行的第二选择存储单元，其中该读取操作施加第二字线通过电压(V-PASSR2)于NAND串行的未选择存储单元，未选择存储单元具有V-PASSR2峰值电压电平。V-PASSR1与V-PASSR2相对于一共同电压电平，且V-PASSR1峰值电压电平的平均值低于V-PASSR2峰值电压电平的平均值。

请参照图2A，以该NAND串行为例，第一选择存储单元或第二选择存储单元可为耦接至字线24的存储单元，而未选择存储单元可为耦接至字线22、23、及25至27的存储单元。读取操作中的字线通过电压V-PASSR1与V-PASSR2可为图中的通过电压V-PASS。

在第一存储方块中，距离第一选择存储单元多个存储单元的一未选择存储单元，被施加的V-PASSR1峰值电压电平，会低于在第二存储方块中，距离第二选择存储单元相同数量存储单元的另一未选择存储单元被施加的V-PASSR2峰值电压电平。

图4绘示读取操作中字线通过电压的下降。因为V-PASSR1与V-PASSR2峰值电压电平会因NAND串行的未选择存储单元与选择存储单元间的距离而改变，也会因PVT(工艺-电压-温度)条件而改变，图4绘示对应于V-PASSR1的第一峰值电压电平的平均值，可低于对应于V-PASSR2的第二峰值电压电平的平均值。因程序代码快闪存储应用比数据快闪存储应用需要较频繁的读取与较少的编程/擦除，第一使用式样的数据可使用V-PASSR1，响应于第一操作算法以进行程序代码快闪存储应用的数据读取、编程及擦除，第二使用式样的数据可使用V-PASSR2，响应于第二操作算法以进行数据快闪存储应用的数据读取、编程及擦除。

当读取操作的字线通过电压下降，以降低程序代码快闪存储应用的读取干扰，若是编程速度不允许降低，则耐久性(数据更新)会受到限制。于一实施例中，第一个编程脉波的编程偏压可降低，选定较低的第一个编程脉波的电压电平，使得经过编程/写入测试循环(例如100K数据更新)，速度较快的存储单元其临界电压会高于编程验证电压(V-verify)。于此实施例中，因为选定较低的第一个编程脉波电压，会导致需要较多的编程脉波，因此编程速度下降了，但耐久性则不会受到那么多限制。

第一操作算法包括编程第一存储方块中的NAND串行的第一选择存储单元，其中该编程操作施加第一编程偏压(V-PGM1)于第一选择存储单元，第一选择存储单元具有V-PGM1峰值电压电平。第二操作算法包括编程第二存储方块中的NAND串行的第二选择存储单元，其中该编程操作施加第二编程偏压(V-PGM2)于第二选择存储单元，第二选择存储单元具有V-PGM2峰值电压电平。V-PGM1与V-PGM2相对于一共同电压值，且V-PGM1峰值电压电平的平均值低于V-PGM2峰值电压电平的平均值。

请参照图2A，以该NAND串行为例，第一选择存储单元或第二选择存储单元可为耦接至字线24的存储单元，而未选择存储单元可为耦接至字线22、23、及25至27的存储单元。第一编程偏压V-PGM1与第二编程偏压V-PGM2可为图中的编程偏压V-PGM。

进一步说明，第一编程偏压(V-PGM1)包括第一反复序列的编程脉波与验证操作，第二编程偏压(V-PGM2)包括第二反复序列的编程脉波与验证操作，于第一反复序列中的第一个编程脉波比第二反复序列中的第一个编程脉波有较低的电压电平。第一序列包括至少一段逐渐增加电压的编程脉波子序列，第二序列包括至少一段逐渐增加电压的编程脉波子序列。

图5绘示第一个编程脉波电压降低的例子。图5中，对于100数据更新而言，用于第一编程偏压(V-PGM1)的第一反复序列中的第一个编程脉波，从16V降低至14V，则第一个编程脉波14V以及第二个编程脉波15V皆不足以使得选择存储单元临界电压上升至超过编程验证电压(V-verify)，编程速度也因而下降，第三个编程脉波16V成功使得临界电压上升至目标范围，超过编程验证电压(V-verify)。然而对于100K数据更新而言，同样降低的第一个编程脉波14V已足以使得选择存储单元临界电压上升至目标范围，因此不需要第二个编程脉波15V以及第三个编程脉波16V。

图6绘示被选择NAND串行的电路图。被选择NAND串行600包括位于地选择开关(ground select switch)606与串行选择开关(string selectswitch)608之间的被选择存储单元602以及未选择存储单元(例如604)。被选择NAND串行位于感测节点610与参考节点612中间。被选择存储单元602耦接至被选择字线，而未选择存储单元604则耦接至未选择字线。被选择NAND串行经由串行选择开关608耦接至感测节点610，感测节点610可为位线。被选择NAND串行经由地选择开关606耦接至参考节点612，地选择开关606耦接至地选择线，参考节点612是共同源极线。

图7A绘示第一操作算法中的第一读取操作的一例时序图，以读取第一存储方块的NAND串行(如图6所示NAND串行)中第一选择存储单元，亦可使用其他读取偏压安排方式。此时序图包括t1与t2之间的第一区间、t2与t3之间的第二区间、以及t3之后的第三区间。未选择字线(V-UNSELWLs)的电压以线条714a表示、地选择线(V-GSL)的电压以线条716表示、被选择串行选择线(V-SEL SSL)的电压以线条718表示、被选择字线(V-SELWL)的电压以线条720表示、位线(V-BL)的电压以线条722表示、共同源极线(V-CS)的电压以线条724表示。

于第一区间，V-UNSEL WLs在时间点726a转变为第一读取操作字线通过电压(V-PASSR1)、V-GSL在时间点728转变为V-GSL1电压、V-SELWL在时间点730转变为V-RD电压。V-PASSR1电压高于任何NAND串中于高临界状态存储单元的临界电压、V-GSL1例如可为6V、V-RD电压界于高临界状态存储单元的临界电压与低临界状态存储单元的临界电压之间、V-RD例如可为3V。

在第一区间中，V-SEL SSL及V-BL维持定值低电压(例如为地电压)，V-CS亦维持在定值低电压(例如为地电压)。时间点726a、时间点728、时间点730发生的电压转变可为同时发生也可位于第一区间内的不同时间。在时间点728的电压转变导致地选择开关606导通，因此被选择NAND串行600直接耦接至参考节点612。

于第二区间，V-UNSEL WLs、V-GSL及V-SEL WL维持在相同的电压，V-BL在时间点732转变为设置电压，设置电压是使得被选择存储单元能被读取的电压，V-BL于第二区间皆维持设置电压并延续到第三区间。此外，于第二区间，V-SEL SSL维持在定值低电压(例如为地电压)，如此一来，V-BL在时间点732转变，而被选择NAND串行的串行选择开关608仍维持断路。

于第三区间，V-SEL SSL在时间点734转变为V-SSL1，V-SSL1是使得串行选择开关608导通的电压，因此NAND串行直接耦接至感测节点610，V-SEL SSL在时段736内维持在V-SSL1使得被选择存储单元被读取。NAND串行直接耦接至感测节点610使得V-BL会根据被选择存储单元储存的数据而维持在设置电压或往下降。具体而言，若被选择存储单元处于低临界状态，电流流通而V-BL下降至低电压位置；相反地，若被选择存储单元处于高临界状态，V-BL维持在设置电压。于第三区间，V-BL的电压被外部电路(未显示于图中)感测以决定被选择存储单元的逻辑电平。于第三区间在被选择存储单元被读取后，V-UNSEL WLs、V-GSL及V-SELWL转变回低电压电平(例如为地电压。)

图7B绘示第二操作算法中的第二读取操作的一例时序图，以读取第二存储方块的NAND串行(如图6所示NAND串行)中第二选择存储单元，可与如上所述图7A的第一读取操作一起使用。在此例中，图7A与图7B有一样的信号，包括V-UNSEL WLs、V-GSL、V-SEL SSL、V-SEL WL、V-BL以及V-CS，并且操作在一样的时间区间。如此读取偏压安排方式的相似性适用于当第一存储方块与第二存储方块有相同类型的阵列结构以及相同类型的存储单元。

图7A与图7B的差异是在于第一区间，第一操作算法的V-UNSEL WLs在时间点726a转变为第一读取操作字线通过电压(V-PASSR1)，而第二操作算法的V-UNSEL WLs在时间点726b则转变为第二读取操作字线通过电压(V-PASSR2)。V-PASSR1与V-PASSR2相对于一共同电压电平，例如地电压，即共同源极线(V-CS)在此二时序图中所维持的电压电平。

V-PASSR1的峰值电压电平低于V-PASSR2的峰值电压电平，如图7B所示的V-PASSR2与图7A所示的V-PASSR1之间的电压降740，V-PASSR1例如可为4.5V而V-PASSR2例如可为6V。一个NAND串行中可包括多个未选择存储单元，同一NAND串行中各个未选择存储单元于读取操作时被施加的字线通过电压，因其与被选择存储单元的距离而有所改变。依本发明技术，在该第一存储方块的NAND串行中，距离第一选择存储单元多个存储单元的未选择存储单元被施加的V-PASSR1峰值电压电平，会低于在第二存储方块的NAND串行中，距离第二选择存储单元相同数量存储单元的未选择存储单元被施加的V-PASSR2峰值电压电平。

图8A绘示第一操作算法中的第一编程操作的一例图，使用第一编程偏压以编程第一存储方块的NAND串行中第一选择存储单元，亦可使用其他编程偏压安排方式。在此例中，第一编程偏压包括第一反复序列的编程脉波与验证操作，以类似典型ISPP的偏压安排方式施加第一反复序列的编程脉波，其中位线维持大约为地电压820、SSL线驱动至大约为VCC、未选择存储单元的字线驱动至通过电压V-PASS、被选择存储单元的字线驱动至编程电压。

图8A显示三个编程偏压脉波，包括偏压脉波800a、偏压脉波801a以及偏压脉波802a。在每个偏压脉波800a、801a、802a之后会有一个编程验证周期，如图8A中以符号820a、821a、822a表示。若是验证操作通过，则编程序列即停止，反之若失败，则编程序列继续施加下一个编程偏压脉波。用于每个偏压脉波后编程验证周期的验证电压可大约等于通过电压V-PASS(电平806a、808a、810a)。三个脉波的编程偏压(V-PGM1)电平是逐渐增加，因此脉波800a有编程偏压峰值电压电平805a、脉波801a有编程偏压峰值电压电平807a、脉波802a有编程偏压峰值电压电平809a。

图8B绘示第二操作算法中的第二编程操作的一例图，使用第二编程偏压以编程第二存储方块的NAND串行中第二选择存储单元，可与如上所述图8A的第一编程操作一起使用。第二编程偏压包括第二反复序列的编程脉波与验证操作，以类似典型ISPP的偏压安排方式施加第二反复序列的编程脉波，其中位线维持大约为地电压820、SSL线驱动至大约为VCC、未选择存储单元的字线驱动至通过电压V-PASS、被选择存储单元的字线驱动至编程电压。

图8B显示三个编程偏压脉波，包括偏压脉波800b、偏压脉波801b以及偏压脉波802b。在每个偏压脉波800b、801b、802b之后会有一个编程验证周期，如图8B中以符号820b、821b、822b表示。用于每个偏压脉波后编程验证周期的验证电压可大约等于通过电压V-PASS(电平806b、808b、810b)。三个脉波的编程偏压(V-PGM2)电平是逐渐增加，因此脉波800b有编程偏压峰值电压电平805b、脉波801b有编程偏压峰值电压电平807b、脉波802b有编程偏压峰值电压电平809b。

第一编程偏压中的V-PGM1峰值电压电平805a、807a、809a与第二编程偏压中的V-PGM2峰值电压电平805b、807b、809b相对于一共同电压电平，例如地电压820。图8A中第一反复序列的第一个编程脉波800a的峰值电压电平805a低于图8B中第二反复序列的第一个编程脉波800b的峰值电压电平805b，如图中所示峰值电压电平805b与峰值电压电平805a之间的电压降830。在第一反复序列与第二反复序列中，每一个接续的编程脉波振幅相较于前一个编程脉波振幅会增加一固定值。V-PGM1峰值电压电平的平均值低于V-PGM2峰值电压电平的平均值，如图中所示的电压降830。

如此处所描述，集成电路100包括第一存储方块与第二存储方块，两者可为实体分开或为逻辑分开，于读取操作时各自有不同的读取操作通过电压(V-PASSR)，有较低V-PASSR的存储方块具有较佳的读取抗干扰性，因此较适于程序代码存储应用。集成电路100亦可就逻辑上或就实体位置上，定义高方块边界(high block boundary)与低方块边界(low blockboundary)，第一存储方块包括地址位于高方块边界与低方块边界之间的存储单元。高方块边界与低方块边界其中之一可假设为一预定的实体地址而无须逻辑的规范，例如0000。第二存储方块则包括地址位于第一存储方块的外的存储单元。

可选择性地，集成电路100可包括第二高方块边界与第二低方块边界，第二存储方块包括地址位于第二高方块边界与第二低方块边界之间的存储单元。

一个以上的方块边界可储存于第一存储方块与第二存储方块的至少其中之一。集成电路100可包括缓存器，例如是熔丝位(fuse bits)，而一个以上的方块边界可储存于缓存器中。如果边界信息储存于非易失性存储方块且预期配置方式为静态的，则边界信息的改变可能会导致已储存数据的存储方块的操作模式改变，这会导致非刻意形成的数据流失，因此最好能防止这样的改变。若是边界信息储存于易失性缓存器，高方块边界与低方块边界的至少其中之一可接收来自元件外部程序的命令而调整，即受到有考虑避免数据流失的系统控制。

图9绘示集成电路中的存储方块分为两个群组，于集成电路中可至少定义两个存储方块。存储方块可分为两个群组而有不同的读取操作字线通过电压(V-PASSR)，有较低V-PASSR的存储方块有较佳的读取抗干扰性。举例而言，第一群组的存储方块可包括存储方块1、3、…、N-1，而第二群组的存储方块可包括存储方块0、2、…、N，第一群组的存储方块相较于第二群组的存储方块可具有较低的V-PASSR。同一群组(不论是第一群组或第二群组)的存储方块的间可实体或逻辑性地接续或分开。

图10绘示第一存储方块的方块边界。第一存储方块(例如图9中所示第一群组中的存储方块1与存储方块3)，相较于第二存储方块(例如图9中所示第二群组中的存储方块0与存储方块2)具有较低的V-PASSR电压、较低的起始编程偏压、以及较佳的读取抗干扰性。每一个第一存储方块皆有高方块边界与低方块边界，举例而言，存储方块1位于高方块边界HB_BLK1与低方块边界LB_BLK1之间的范围R1，存储方块3位于高方块边界HB_BLK2与低方块边界LB_BLK2之间的范围R2。

图11绘示集成电路1175的简化方块图，集成电路1175包括NAND快闪存储阵列1160，NAND快闪存储阵列1160包括第一存储方块与第二存储方块以及偏压电路1168。第一存储方块用以响应于第一操作算法储存第一使用式样的数据，第二存储方块用以响应于第二操作算法储存第二使用式样的数据，第一使用式样可用于程序代码快闪存储应用，而第二使用式样可用于数据快闪存储应用。在一些实施例中，存储阵列1160可包括单阶储存单元(SLC)，在另一些实施例中，存储阵列1160可包括多阶储存单元(MLC)。行译码器1161耦接至沿着存储阵列1160行方向的多条字线1162，方块1166中的列译码器耦接至一组页面缓冲区1163，于此例中是经由数据总线1167。全局位线1164耦接至沿着存储阵列1160列方向的局部位线(未显示于图中)。地址经由总线1165传送至列译码器1166以及行译码器1161。数据从集成电路上的其他电路1174(例如包括输入/输出端口)经由数据输入线1173提供，其他电路1174例如为通用处理器、或特殊用途电路、或提供单芯片系统(system-on-a-chip)功能(由存储阵列1160所支持)模块的组合。数据经由线1173传送至输入/输出端口，或送至集成电路1175内部或外部的其他数据目的地。

控制器1169，例如以状态机实现，提供信号以控制电压供应电路1168，使其产生偏压安排供应电压，以进行如下描述的各种操作，包括擦除、读取、以及如上述修改后的ISPP编程。控制器可使用已知的特殊用途逻辑电路实现。在另一实施例中，控制器包括通用处理器，可实现于同一集成电路上，执行计算机程序以控制元件的操作。在又另一实施例中，控制器可使用特殊用途逻辑电路与通用处理器的组合以实现之。

控制器1169可用以实现操作集成电路100的方法，集成电路100包括第一存储方块与第二存储方块，此操作方法可包括：

在第一存储方块执行第一操作算法以读取、编程、以及擦除数据；

在第二存储方块执行第二操作算法以读取、编程、以及擦除数据；

于第一操作算法读取操作时，施加字线通过电压为第一电压电平；以及

于第二操作算法读取操作时，施加第二字线通过电压为第二电压电平，其中第一电压电平低于第二电压电平。

第一操作算法可包括读取第一存储方块中NAND串行的第一选择存储单元的第一读取操作，第二操作算法包括读取第二存储方块中NAND串行的第二选择存储单元的第二读取操作。此方法的第一读取操作时更可施加第一读取操作字线通过电压(V-PASSR1)于NAND串行的未选择存储单元，未选择存储单元具有V-PASSR1峰值电压电平，第二读取操作时更可施加第二读取操作字线通过电压(V-PASSR2)于NAND串行的未选择存储单元，未选择存储单元具有V-PASSR2峰值电压电平。V-PASSR1与V-PASSR2相对于一共同电压电平，且V-PASSR1峰值电压电平的平均值低于V-PASSR2峰值电压电平的平均值。

第一操作算法可包括编程第一存储方块中NAND串行的第一选择存储单元的第一编程操作，第二操作算法可包括编程第二存储方块中NAND串行的第二选择存储单元的第二编程操作。此方法的第一编程操作时更可施加第一编程偏压(V-PGM1)于第一选择存储单元，第一选择存储单元具有V-PGM1峰值电压电平，第二编程操作时更可施加第二编程偏压(V-PGM2)于第二选择存储单元，第二选择存储单元具有V-PGM2峰值电压电平。V-PGM1峰值电压电平与V-PGM2峰值电压电平相对于一共同电压电平，且V-PGM1峰值电压电平的平均值低于V-PGM2峰值电压电平的平均值。

控制器1169耦接至NAND快闪存储阵列1160。第一存储方块与第二存储方块可由方块边界区别，方块边界包括高方块边界以及低方块边界。第一存储方块包含地址位于高方块边界与低方块边界之间的存储单元。高方块边界与低方块边界至少其中之一可储存于存储阵列，或者，高方块边界与低方块边界至少其中之一可储存于边界缓存器1110，控制器1169可由NAND快闪存储阵列1160或由边界缓存器1110获得高方块边界与低方块边界至少其中之一，控制器1169回应于从集成电路1175外部程序接收到的命令，可调整位于NAND快闪存储阵列1160中或位于边界缓存器1110中的高方块边界与低方块边界至少其中之一。

图12绘示如图11中的控制器对第一及第二存储方块所执行第一及第二操作算法的简化流程图。根据操作于NAND串行中的第一存储方块或第二存储方块，控制器选择第一操作算法或第二操作算法(1200)。

于第一操作算法中，若操作是读取NAND串行中第一选择存储单元(1210)，控制器(包括芯片上的支持电路)设定第一存储方块的读取偏压安排(1212)，此读取偏压安排包括第一读取操作字线通过电压(V-PASSR1)，控制器施加读取偏压(包括施加V-PASSR1于NAND串行中未选择存储单元)及其他电压以读取第一选择存储单元(1214)。若操作是编程NAND串行中第一选择存储单元(1210)，控制器设定第一存储方块的编程偏压(V-PGM1)(1216)，此编程偏压包括第一反复序列的编程脉波与验证操作，控制器施加编程偏压(包括施加第一反复序列)于第一选择存储单元(1218)。

于第二操作算法中，若操作是读取NAND串行中第二选择存储单元(1220)，控制器(包括芯片上的支持电路)设定第二存储方块的读取偏压安排(1222)，此读取偏压安排包括第二读取操作字线通过电压(V-PASSR2)，控制器施加读取偏压(包括施加V-PASSR2于NAND串行中未选择存储单元)及其他电压以读取第二选择存储单元(1224)。若操作是编程NAND串行中第二选择存储单元(1220)，控制器设定第二存储方块的编程偏压(V-PGM2)(1226)，此编程偏压包括第二反复序列的编程脉波与验证操作，控制器施加编程偏压(包括施加第二反复序列)于第二选择存储单元(1228)。

在第一存储方块NAND串行中，距离第一选择存储单元多个存储单元的一未选择存储单元，被施加的V-PASSR1峰值电压电平，会低于在第二存储方块NAND串行中，距离第二选择存储单元相同数量存储单元的另一未选择存储单元被施加的V-PASSR2峰值电压电平。V-PGM1第一反复序列编程脉波中的第一个编程脉波比V-PGM2第二反复序列中中的第一个编程脉波有较低的电压电平。

于实际操作时依系统需求，可能会改变存储器使用方式，例如对一个实体或逻辑方块施加第一操作算法后(用于一种数据使用式样)，控制器可对同一个实体或逻辑方块施加第二操作算法(用于另一种数据使用式样)。为支持此改变功能，控制器可包括逻辑以将用于第一存储方块的第一操作算法改变至用于第二存储方块，例如以缓存器或是存储器的表指定一个或多个存储方块的操作模式，此缓存器或表可因应系统改变的需求而更新。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明是精神和范围内，当可作各种是更动与润饰。因此，本发明是保护范围当视随附的权利要求范围所界定的为准。

Claims (18)

1.一种集成电路装置，包括：

一第一存储方块，包括多个存储单元，用以响应于一第一操作算法储存一第一使用式样的数据；

一第二存储方块，包括另外多个存储单元，用以响应于一第二操作算法储存一第二使用式样的数据；以及

一控制电路，耦接至该第一存储方块及该第二存储方块，以执行该第一操作算法以及该第二操作算法，其中该第一操作算法中施加的一字线通过电压低于该第二操作算法中施加的一第二字线通过电压。

2.根据权利要求1所述的装置，其中该第一操作算法包括读取该第一存储方块的NAND串行的一第一选择存储单元，施加多个第一读取操作字线通过电压(V-PASSR1)于NAND串行的未选择存储单元，未选择存储单元具有多个第一读取操作字线通过电压峰值电压电平，该第二操作算法包括读取该第二存储方块的NAND串行的一第二选择存储单元，施加多个第二读取操作字线通过电压(V-PASSR2)于NAND串行的未选择存储单元，未选择存储单元具有多个第二读取操作字线通过电压峰值电压电平，其中该多个第一读取操作字线通过电压与该多个第二读取操作字线通过电压相对于一共同电压电平，且该多个第一读取操作字线通过电压峰值电压电平的平均值低于该多个第二读取操作字线通过电压峰值电压电平的平均值。

3.根据权利要求1所述的装置，其中该第一操作算法包括读取该第一存储方块的NAND串行的一第一选择存储单元，施加多个第一读取操作字线通过电压(V-PASSR1)于NAND串行的未选择存储单元，未选择存储单元具有多个第一读取操作字线通过电压峰值电压电平，该第二操作算法包括读取该第二存储方块的NAND串行的一第二选择存储单元，施加多个第二读取操作字线通过电压(V-PASSR2)于NAND串行的未选择存储单元，未选择存储单元具有多个第二读取操作字线通过电压峰值电压电平，其中在该第一存储方块的NAND串行中，距离该第一选择存储单元多个存储单元的一未选择存储单元被施加的该第一读取操作字线通过电压峰值电压电平，会低于在该第二存储方块的NAND串行中，距离该第二选择存储单元相同数量存储单元的另一未选择存储单元被施加的该第二读取操作字线通过电压峰值电压电平。

4.根据权利要求1所述的装置，其中该第一操作算法包括编程该第一存储方块的NAND串行的一第一选择存储单元，施加一第一编程偏压(V-PGM1)于该第一选择存储单元，该第一选择存储单元具有多个第一编程偏压峰值电压电平，该第二操作算法包括编程该第二存储方块的NAND串行的一第二选择存储单元，施加一第二编程偏压(V-PGM2)于该第二选择存储单元，该第二选择存储单元具有多个第二编程偏压峰值电压电平，其中该多个第一编程偏压峰值电压电平与该多个第二编程偏压峰值电压电平相对于一共同电压电平，且该多个第一编程偏压峰值电压电平的平均值低于该多个第二编程偏压峰值电压电平的平均值。

5.根据权利要求1所述的装置，其中该第一操作算法包括编程该第一存储方块的NAND串行的一第一选择存储单元，施加一第一编程偏压(V-PGM1)于该第一选择存储单元，该第一选择存储单元具有多个第一编程偏压峰值电压电平，该第二操作算法包括编程该第二存储方块的NAND串行的一第二选择存储单元，施加一第二编程偏压(V-PGM2)于该第二选择存储单元，该第二选择存储单元具有多个第二编程偏压峰值电压电平，其中该第一编程偏压包括一第一反复序列的编程脉波与验证操作，该第二编程偏压包括一第二反复序列的编程脉波与验证操作，其中该第一反复序列中的第一个编程脉波比该第二反复序列中的第一个编程脉波有较低的电压电平，该第一反复序列包括至少一段逐渐增加电压的编程脉波子序列，该第二反复序列包括至少一段逐渐增加电压的编程脉波子序列。

6.根据权利要求1所述的装置，其中该字线通过电压以及该第二字线通过电压包括读取操作字线通过电压。

7.一种操作集成电路的方法，该集成电路包括一第一存储方块与一第二存储方块，该方法包括：

在该第一存储方块中执行一第一操作算法；

在该第二存储方块中执行一第二操作算法；

该第一操作算法施加一字线通过电压于一第一电压电平；以及

该第二操作算法施加一第二字线通过电压于一第二电压电平，该第一电压电平低于该第二电压电平；

其中该第一存储方块包括多个存储单元，用以响应于该第一操作算法储存一第一使用式样的数据，该第二存储方块包括另外多个存储单元，用以响应于第二操作算法储存一第二使用式样的数据。

8.根据权利要求7所述的方法，其中该第一操作算法包括读取该第一存储方块的NAND串行的一第一选择存储单元的一第一操作，该第二操作算法包括读取该第二存储方块的NAND串行的一第二选择存储单元的一第二操作，该方法更包括：

在该第一操作中，施加多个第一读取操作字线通过电压(V-PASSR1)于NAND串行的未选择存储单元，未选择存储单元具有多个第一读取操作字线通过电压峰值电压电平；以及

在该第二操作中，施加多个第二读取操作字线通过电压(V-PASSR2)于NAND串行的未选择存储单元，未选择存储单元具有多个第二读取操作字线通过电压峰值电压电平；

其中该多个第一读取操作字线通过电压与该多个第二读取操作字线通过电压相对于一共同电压电平，且该多个第一读取操作字线通过电压峰值电压电平的平均值低于该多个第二读取操作字线通过电压峰值电压电平的平均值。

9.根据权利要求7所述的方法，其中该第一操作算法包括读取该第一存储方块的NAND串行的一第一选择存储单元的一第一操作，该第二操作算法包括读取该第二存储方块的NAND串行的一第二选择存储单元的一第二操作，该方法更包括：

在该第一操作中，施加多个第一读取操作字线通过电压(V-PASSR1)于NAND串行的未选择存储单元，未选择存储单元具有多个第一读取操作字线通过电压峰值电压电平；以及

在该第二操作中，施加多个第二读取操作字线通过电压(V-PASSR2)于NAND串行的未选择存储单元，未选择存储单元具有多个第二读取操作字线通过电压峰值电压电平；

其中在该第一存储方块的NAND串行中，距离该第一选择存储单元多个存储单元的一未选择存储单元，被施加的该第一读取操作字线通过电压峰值电压电平，会低于在该第二存储方块的NAND串行中，距离该第二被选择存储单元相同数量存储单元的另一未选择存储单元被施加的该第二读取操作字线通过电压峰值电压电平。

10.根据权利要求7所述的方法，其中该第一操作算法包括编程该第一存储方块的NAND串行的一第一选择存储单元的一第一操作，该第二操作算法包括编程该第二存储方块的NAND串行的一第二选择存储单元的一第二操作，该方法更包括：

在该第一操作中，施加一第一编程偏压(V-PGM1)于该第一选择存储单元，该第一选择存储单元具有多个第一编程偏压峰值电压电平；以及

在该第二操作中，施加一第二编程偏压(V-PGM2)于该第二选择存储单元，该第二选择存储单元具有多个第二编程偏压峰值电压电平；

其中该多个第一编程偏压峰值电压电平与该多个第二编程偏压峰值电压电平相对于一共同电压电平，且该多个第一编程偏压峰值电压电平的平均值低于该多个第二编程偏压峰值电压电平的平均值。

11.根据权利要求7所述的方法，其中该第一操作算法包括编程该第一存储方块的NAND串行的一第一选择存储单元的一第一操作，该第二操作算法包括编程该第二存储方块的NAND串行的一第二选择存储单元的一第二操作，该方法更包括：

在该第一操作中，施加一第一编程偏压(V-PGM1)于该第一选择存储单元，该第一选择存储单元具有多个第一编程偏压峰值电压电平；以及

在该第二操作中，施加一第二编程偏压(V-PGM2)于该第二选择存储单元，该第二选择存储单元具有多个第二编程偏压峰值电压电平；

其中该第一编程偏压包括一第一反复序列的编程脉波与验证操作，该第二编程偏压包括一第二反复序列的编程脉波与验证操作，其中该第一反复序列中的第一个编程脉波比该第二反复序列中的第一个编程脉波有较低的电压电平，该第一反复序列包括至少一段逐渐增加电压的编程脉波子序列，该第二反复序列包括至少一段逐渐增加电压的编程脉波子序列。

12.根据权利要求7所述的方法，其中该字线通过电压以及该第二字线通过电压包括读取操作字线通过电压。

13.一种集成电路装置，包括：

一存储阵列，包括多个存储单元，用以响应于一第一操作算法储存一第一使用式样的数据，并用以响应于一第二操作算法储存一第二使用式样的数据，其中该第一使用式样包括一第一数据更新率，该第二使用式样包括一第二数据更新率，且该第二数据更新率高于该第一数据更新率；

一控制电路，耦接至该存储阵列，用以分别于该存储阵列中的一第一存储方块及一第二存储方块执行该第一操作算法及该第二操作算法，其中该第一操作算法中施加的一字线通过电压，低于该第二操作算法中施加的一第二字线通过电压，该第一存储方块与该第二存储方块可由方块边界区别，方块边界包括一高方块边界以及一低方块边界，该第一存储方块包括地址位于该高方块边界与该低方块边界之间的存储单元。

14.根据权利要求13所述的装置，其中该高方块边界与该低方块边界至少其中之一储存于该存储阵列。

15.根据权利要求13所述的装置，更包括多个缓存器，其中该高方块边界与该低方块边界至少其中之一储存于该多个缓存器。

16.根据权利要求13所述的装置，其中该高方块边界与该低方块边界至少其中之一，可接收来自该装置外部程序的命令而调整。

17.根据权利要求13所述的装置，包括逻辑以将用于该第一存储方块的该第一操作算法改变至用于该第二存储方块。

18.根据权利要求13所述的装置，其中该字线通过电压以及该第二字线通过电压包括读取操作字线通过电压。

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