CN103365749A

CN103365749A - 一种多核处理器调试系统

Info

Publication number: CN103365749A
Application number: CN2013102240128A
Authority: CN
Inventors: 宋立国; 盖辰宁; 亓洪亮
Original assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Current assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Priority date: 2013-06-06
Filing date: 2013-06-06
Publication date: 2013-10-23
Anticipated expiration: 2033-06-06
Also published as: CN103365749B

Abstract

本发明一种多核处理器调试系统，包括主控制器、微处理器IP和调试状态控制器。每个微处理器IP内部的调试控制单元以及主控制器内部的调试控制单元均连接至调试状态控制器，用于将每个微处理器IP以及主控制器的调试请求反馈到调试状态控制器，同时还用于将调试状态控制器发出的调试应答信号发送到每个微处理器IP以及主控制器。此调试系统中，集成微处理器IP的数目不受限制，且不需要改变微处理器IP内部调试结构，调试系统易于实现。调试状态控制器，接收主控制器和微处理器IP的调试请求信号，并实现对主控制器和微处理器IP的调试同步控制，使得多核处理器内各核同时进入或者退出调试模式。

Description

一种多核处理器调试系统

技术领域

本发明涉及一种多核处理器，特别是使二维网格（mesh）架构的多核处理器具备在线调试能力的内嵌调试系统的设计。

背景技术

针对多核处理器的调试方案设计国内外研究机构都提出了一些自己的解决方法，虽然这些方法各不相同，但根据其基本特性可归为两大类:

●基于传统的JTAG调试方法。

基于传统JTAG的调试方法一般都通过将MPSoC上不同IP核上的JTAG口进行有效组织和管理，从而实现多核系统的可调试性。该类方法比较典型的研究有:

串行方法，该方法将系统中各个IP内核的JTAG口串行起来(即系统TDI连接Core0的TDI，Core0的TDO连接Corel的TDI，Corel的TDO连接CoreN的TDI...)，该方法操作起来非常简单，不需要增加任何硬件资源。由于各个lP核共享TMS，TCK，TRST三个信号，所以它们的JTAG口始终在同一状态下工作，所以它们可以在同一时刻对系统芯片上所有IP内核的管脚进行扫描，这样就可以通过反馈数据对在同一时刻各个核的运行状态进行分析，但它的缺点也非常明显，当需要对系统上的某一个核进行单独调试时，这种方法几乎是无法做到的。

增加调试模式选择管脚的多核系统调试方法，该方法通过在芯片上增加用于选择调试模式的管脚来管理系统中的多个JTAG接口，从而实现对系统中某一单独IP内核的可调试性。该方法的缺点是要在系统中增加更多的用于调试模式选择的管脚，且系统中IP内核越多，所需要增加的管脚数越多，这是现代设计难以接受的。

●基于跟踪技术的调试方法。

主要思想是，首先根据调试需求设置监视点，监视点一旦被触发，将需要收集的目标信息写回特有缓存，调试器首先读取缓存信息，然后解析这些信息从而达到调试目的。该方法都有一个共同缺点，无法对系统中IP内核之间通信进行调试。

多核调试，即使是基于总线的调试构架，也是非常困难的问题，在基于mesh架构的多核处理器中更是没有得到完美的解决，尤其是在多核同步和交叉调试方面。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供一种多核处理器调试系统，实现对主控制器和微处理器IP的调试同步控制，使得多核处理器内各核同时进入或者退出调试模式。

本发明的技术方案是：一种多核处理器调试系统，包括微处理器IP、主控制器、调试状态控制器、调试指令写入总线、调试信息读出总线；所述的微处理器IP排列成二维网格状结构，每个微处理器IP包括微处理器IP调试通讯链路单元和微处理器IP调试控制单元；所述的主控制器包括主控制器的串行调试接口、主控制器的调试通讯链路单元，主控制器的存储空间外部接口单元，主控制器的调试控制单元；主控制器的调试通讯链路单元实现主控制器的串行调试接口接收和发送的8位数据与主控制器内部总线的32位数据之间的相互转化；调试指令写入总线包括了主控制器的存储空间外部接口单元发出的32位输出数据线、地址线和写信号，调试指令写入总线与主控制器的存储空间外部接口单元相连，同时调试指令写入总线还与每个微处理器IP内部的微处理器IP调试通讯链路单元单元相连，为微处理器IP调试通讯链路单元提供调试命令；调试信息读出总线为32位的数据线，与主控制器的存储空间外部接口单元的输入数据线相连接，同时调试信息读出总线还与每个微处理器IP内部的微处理器IP调试通讯链路单元单元相连，将每个微处理器IP的调试信息输出到主控制器的存储空间外部接口单元；每个微处理器IP中的微处理器IP调试通讯链路单元判断调试指令写入总线中输出的地址信息是否针对本微处理器IP，当判断结果为是时，接收调试指令写入总线中的数据信息，并向调试信息读出总线发出调试应答数据；主控制器的存储空间外部接口单元还与调试状态控制器相连，用于产生退出调试模式的调试复位信号；每个微处理器IP内部的微处理器IP调试控制单元以及主控制器的调试控制单元均连接至调试状态控制器，用于将每个微处理器IP以及主控制器的调试请求反馈到调试状态控制器，同时还用于将调试状态控制器发出的调试应答信号发送到每个微处理器IP以及主控制器；主控制器串行接口的输出数据线、主控制器串行接口的输入数据线通过主控制器的串行调试接口实现与外部的数据信息传输；外部接口调试使能信号和外部接口调试触发信号均送至调试状态控制器，用于判断和触发多核处理器进入调试模式；

所述的调试状态控制器包括或门、与门、非门、第一两路选择器、第二两路选择器、第一触发器、第二触发器、第三触发器；将每两个微处理器IP调试控制单元向调试状态控制器发送的进入调试状态标志信号送至一个或门，将上述所有或门输出再同时送至另一个或门；上述另一个或门输出的结果再与由主控制器向调试状态控制器发送的进入调试状态标志信号送至第三个或门；上述第三个或门输出的结果送至第一两路选择器的S1端口，同时外部接口调试触发信号输入至第一两路选择器的S0端口；调试复位信号同时输入至第一触发器的复位端R以及第二触发器的复位端R；外部接口的复位信号同时输入至第一两路选择器的控制端C以及第二两路选择器的控制端C；外部接口调试使能信号的一路信号送至第二两路选择器的S0端口；多核处理器内部时钟信号分别输入至第一触发器的CLK端口以及第二触发器的CLK端口；第一两路选择器的D端口连接至第一触发器的D端口；第二两路选择器的D端口连接至第二触发器的D端口；第二两路选择器的S1端口连接至第二触发器的复位端R；第二触发器的Q端口经非门后与外部接口调试使能信号的另一路信号同时送至与门，并将上述与门输出的结果送至第三触发器延迟一个时钟周期；延迟后的结果输出至第二触发器的S端口；第二触发器的Q端口与第一触发器的Q端口输出的信号作为调试应答信号发送到每个微处理器IP以及主控制器。

本发明与现有技术相比的优点在于：

（1）调试方案不但适用于以微处理器IP为处理单元的多核处理器的设计，还可用于以其它具有调试端口的IP为处理单元的多核处理器设计，具有设计简单、改动少的特点，最大限度的降低改动带来的测试、验证工作量和设计风险；

（2）调试方案不受多核处理器中集成的微处理器IP核数的限制，适用于二维网格（mesh）架构的多核处理器，具有可扩展性和可裁减性；

（3）保证在外部信号复位条件下，多核处理器内部各微处理器IP的调试控制信号为芯片的外部调试接口信号状态，这样就使得多核处理器能够在复位状态下直接进入调试模式。

（4）多核处理内部任何一个核在由于执行调试指令、遇到调试断点或观测点而进入调试模式后，都会触发多核处理器芯片内所有的核进入调试模式。

（5）设计有专门的调试退出控制信号，使得多核处理器芯片内的所有核同时退出调试模式，同时继续运行，保证运行的同步。

（6）在芯片外部调试使能接口信号有效时，多核处理器在调试退出控制信号作用下，虽然会暂时使芯片内部各个微处理器IP的调试使能信号无效，退出调试模式；但经过一个时钟延迟之后，各个核的调试使能信号又会恢复为有效状态，允许各个核再次进入调试模式。

附图说明

图1为多核处理器调试系统整体结构示意图；

图2为调试状态控制器结构示意图。

具体实施方式

按照此调试方案设计的多核处理器调试系统，主要有以下实施方式：

图1中，微处理器IP101排列为二维网格mesh架构，除了配置有正常的算术逻辑运算单元，还包含微处理器IP的调试通讯链路单元102和微处理器IP的调试控制单元103。

主控制器111，除了配置有正常的算术逻辑运算单元、CACHE系统、浮点单元、内部总线和中断控制单元外，还包括主控制器的串行调试接口109、主控制器的调试通讯链路单元110，主控制器的存储空间外部接口单元112，主控制器的调试控制单元113。

调试状态控制器108，负责对多核处理器进入和退出调试模式的控制。

调试指令写入总线104，是由主控制器的存储空间外部接口单元112发出的32位输出数据线、地址线和写信号组成。与各个微处理器IP调试通讯链路单元102相连，为各个微处理器IP101提供调试命令。

调试信息读出总线105，作为32位的数据线，直接与主控制器的存储空间外部接口单元112的输入数据线相连接。与各个微处理器IP调试通讯链路单元102相连，负责将微处理器IP101的调试信息输出到主控制器的存储空间外部接口单元112。

调试状态控制器108发出的控制信号107，作为控制微处理器IP101和主控制器111进入和退出调试模式的调试应答信号。

外部接口调试使能信号117，只有在此信号有效时，才允许多核处理器进入调试模式，否则，退出调试模式。

外部接口调试触发信号118，该信号为高电平时，触发多核处理器进入调试模式。

调试状态控制器108发出的控制信号107与各个微处理器IP的调试控制单元103和主控制器的调试控制单元113相连，将调试状态控制器108发出的调试应答信号发送到微处理器IP的调试控制单元103和主控制器的调试控制单元113。

多核处理器外部输入调试信息通过主控制器串行接口的输入数据线115进入主控制器串行接口109，主控制器串行接口109接收串行数据，还原为8位字节数据。主控制器的调试通讯链路单元110将还原后的8位字节数据组合成32位字数据，并分为地址信息、写入数据信息、读写标志信息。主控制器的调试控制单元113利用这些信息，在调试模式下完成针对主控制器内部寄存器、存储器和IO空间的访问。多核处理器输出调试信息时，主控制器的调试控制单元113将调试得到的32位数据输入主控制器的调试通讯链路单元110，主控制器的调试通讯链路单元110按照字节形式，分4次输出到主控制器串行接口109，利用主控制器串行接口的输出数据线114输出。

针对微处理器IP的调试，从主控制器的存储空间外部接口单元112发出的调试指令通过调试指令写入总线104输入微处理器IP的调试通讯链路单元102；微处理器IP的调试通讯链路单元102在确认输入的调试指令是针对本微处理器IP的调试指令后，将调试指令输入微处理器IP的调试控制单元103，在调试模式下完成针对微处理器IP内部寄存器、存储器的访问。通过调试信息读出总线105，微处理器IP的调试通讯链路单元102将微处理器IP101内部信息并行送出到主控制器的存储空间外部接口单元112。

在图1中，调试状态控制器108负责对整个多核处理器进入和退出调试模式进行控制。其内部结构图如图2所示：

多核处理器内一旦有微处理器IP或者主控制器在执行断点指令、发生硬件断点或观测点命中而进入调试模式时，相应核的进入调试状态标志信号有效，使得1或者2有效。

在图2中，‘调试状态控制器’内处理单元发出的1和主控制器发出的2全部进行或逻辑运算，这样，只要有一个核进入调试模式，或门8输出有效信号进入第一两路选择器两路选择器9的S1端。第一两路选择器9、第二两路选择器10控制端C与外部复位信号119相连接，当复位信号119有效时，选择S0信号输出；否则，选择S1信号输出。第一两路选择器9的输入端S0与多核处理器外部接口的调试触发信号118相连接；第二两路选择器10的输入端S0与多核处理器外部接口的调试使能信号117相连接，输入端S1与寄存器12输出的多核处理器内部调试控制使能信号17相连接。这样，在当复位信号有效时，直接选择外部信号的状态作为内部调试模式的控制信号。

第一触发器11、第二触发器12、第三触发器15为寄存器，第一触发器11、第二触发器12的输入D端分别与第一两路选择器9、第一两路选择器10的输出相连接，触发器输出分别为多核处理器内部调试控制触发信号16、多核处理器内部调试控制使能信号17；第一触发器11、第二触发器12的复位端R与多核处理器退出调试模式信号116相连接，这样，一旦多核处理器退出调试模式信号116有效，强制第一触发器11、第二触发器12的输出保持状态’0’。与门14的输入分别为多核处理器内部调试控制使能信号17经过非门的输出和多核处理器外部接口的调试使能信号117；与门14的输出经过第三触发器15延迟一个时钟周期后与第二触发器12的置位端S相连接。这样的设计，保证在外部调试使能信号117有效条件下，即使在退出调试模式时会暂时使处理器内部调试控制使能信号17无效，但经过一个时钟的延迟后，调试控制使能信号17又会恢复为有效状态，允许新的调试请求。

本发明未详细描述内容为本领域技术人员公知技术。

Claims

1.一种多核处理器调试系统，其特征在于：包括微处理器IP（101）、主控制器（111）、调试状态控制器（108）、调试指令写入总线（104）、调试信息读出总线（105）；所述的微处理器IP（101）排列成二维网格状结构，每个微处理器IP（101）包括微处理器IP调试通讯链路单元（102）和微处理器IP调试控制单元（103）；所述的主控制器（111）包括主控制器的串行调试接口（109）、主控制器的调试通讯链路单元（110），主控制器的存储空间外部接口单元（112），主控制器的调试控制单元（113）；主控制器的调试通讯链路单元（110）实现主控制器的串行调试接口（109）接收和发送的8位数据与主控制器内部总线的32位数据之间的相互转化；调试指令写入总线（104）包括了主控制器的存储空间外部接口单元（112）发出的32位输出数据线、地址线和写信号，调试指令写入总线（104）与主控制器的存储空间外部接口单元（112）相连，同时调试指令写入总线（104）还与每个微处理器IP（101）内部的微处理器IP调试通讯链路单元（102）单元相连，为微处理器IP调试通讯链路单元（102）提供调试命令；调试信息读出总线（105）为32位的数据线，与主控制器的存储空间外部接口单元（112）的输入数据线相连接，同时调试信息读出总线（105）还与每个微处理器IP（101）内部的微处理器IP调试通讯链路单元（102）单元相连，将每个微处理器IP（101）的调试信息输出到主控制器的存储空间外部接口单元（112）；每个微处理器IP（101）中的微处理器IP调试通讯链路单元（102）判断调试指令写入总线（104）中输出的地址信息是否针对本微处理器IP（101），当判断结果为是时，接收调试指令写入总线（104）中的数据信息，并向调试信息读出总线（105）发出调试应答数据；主控制器的存储空间外部接口单元（112）还与调试状态控制器（108）相连，用于产生退出调试模式的调试复位信号（116）；每个微处理器IP（101）内部的微处理器IP调试控制单元（103）以及主控制器的调试控制单元（113）均连接至调试状态控制器（108），用于将每个微处理器IP（101）以及主控制器（111）的调试请求反馈到调试状态控制器（108），同时还用于将调试状态控制器（108）发出的调试应答信号（107）发送到每个微处理器IP（101）以及主控制器（111）；主控制器串行接口的输出数据线（114）、主控制器串行接口的输入数据线（115）通过主控制器的串行调试接口（109）实现与外部的数据信息传输；外部接口调试使能信号（117）和外部接口调试触发信号（118）均送至调试状态控制器（108），用于判断和触发多核处理器进入调试模式；

所述的调试状态控制器（108）包括或门、与门（14）、非门、第一两路选择器（9）、第二两路选择器（10）、第一触发器（11）、第二触发器（12）、第三触发器（15）；将每两个微处理器IP调试控制单元（103）向调试状态控制器（108）发送的进入调试状态标志信号（1）送至一个或门，将上述所有或门输出再同时送至另一个或门；上述另一个或门输出的结果再与由主控制器（111）向调试状态控制器（108）发送的进入调试状态标志信号（2）送至第三个或门；上述第三个或门输出的结果送至第一两路选择器（9）的S1端口，同时外部接口调试触发信号（118）输入至第一两路选择器（9）的S0端口；调试复位信号（116）同时输入至第一触发器（11）的复位端R以及第二触发器（12）的复位端R；外部接口的复位信号（119）同时输入至第一两路选择器（9）的控制端C以及第二两路选择器（10）的控制端C；外部接口调试使能信号（117）的一路信号送至第二两路选择器（10）的S0端口；多核处理器内部时钟信号（7）分别输入至第一触发器（11）的CLK端口以及第二触发器（12）的CLK端口；第一两路选择器（9）的D端口连接至第一触发器（11）的D端口；第二两路选择器（10）的D端口连接至第二触发器（12）的D端口；第二两路选择器（10）的S1端口连接至第二触发器（12）的复位端R；第二触发器（12）的Q端口经非门后与外部接口调试使能信号（117）的另一路信号同时送至与门（14），并将上述与门（14）输出的结果送至第三触发器（15）延迟一个时钟周期；延迟后的结果输出至第二触发器（12）的S端口；第二触发器（12）的Q端口与第一触发器（11）的Q端口输出的信号作为调试应答信号（107）发送到每个微处理器IP（101）以及主控制器（111）。