CN103324461B - 四加数二进制并行同步加法器 - Google Patents

Abstract

本发明公开了一种四加数二进制并行同步加法器，主要用于数字算术计算领域的数值计算，它由相同权值位数相加电路、进位综合电路和最终本位和产生电路组成，相同权值位数相加电路用于统计每个权值位原始加数中高电平或者低电平的个数，并在输出端以连续的高电平显示，同时根据其奇偶性选择两组开关中一组导通，以便为最终本位和产生电路提供两路电源；进位综合电路引入一阶进位线、二阶进位线和进3线，并通过开关对低位进位线进行选择来生成它们；最终本位和产生电路由进位线对来自相同权值位数相加电路的电源进行开关选择而获得最终本位和，本发明电路结构简单，设计规整，硬件开销少，易于扩展位数，且仅需要3个基本门电路的用时。

Description

四加数二进制并行同步加法器

技术领域

本发明属于电子技术领域和计算机体系结构领域，是实现四个二进制加数所有位并行相加、同步产生各权值位进位和最终本位和的加法电路，可被广泛应用于各类微处理器、数字信号处理器和一些特定用途的算术逻辑运算器中。

背景技术

在加法器电路家族中，两加数加法器因运算量小、电路简单，更易于实现等原因而被重点关注、深入研究和广泛应用。在公开的学术论文和专利方面，两加数加法器主要由晶体管逻辑门实现。由于这种门电路采用晶体管串联结构，从而造成加法电路并行运算效果差，同步性不强，且随着加数位数增加，其硬件开销和运算时间都可能按照非线性关系上升，因而当前普遍使用的两加数二进制加法器最多做到64位，更高位数的加法器，如128位加法器，在性价比上已经失去实用性。

本发明申请人在中国专利201210373908.8中披露了一种“通用多操作数加法器”，所给出的2加数加法器能够解决上述问题。它通过开关电路能够完成超过128位数的运算，并且其硬件开销与加数位数成线性关系，其运算用时仅需要固定的3个基本门电路时间，与加数位数无关。该电路真正做到了并行相加每一位，同步产生每一位的进位和最终本位和。

尽管2加数加法器具有很多优点，包括专利201210373908.8提出的2加数加法器，可是要用它计算4个加数累加，那就需要重复运算3次，共需要超过9个基本门电路的时间。这是与当前研究高速计算机趋势相悖的。考虑到如果有一种4加数加法器，它能够并行相加四个二进制加数所有位、同步产生各权值位进位和最终本位和，在不超过3个基本门电路的时间内完成超过128位数的运算，且该加法器的硬件开销与加数位数成线性关系，那么该加法器要比当前2加数加法器具有更多的优势，这样的加法器自然也就有了研究价值和应用价值。

当前国内外少见4加数加法器的研究成果，更没有满足这种要求的加法器。尽管通过本发明申请人在中国专利201210373908.8中披露的“通用多操作数加法器”可以提炼出4加数加法器，能够满足并行相加四个二进制加数所有位、同步产生各权值位进位和最终本位和，以及硬件开销与加数位数成线性关系，但是该加法器计算用时需要6个以上基本门电路的时间。很显然，这种4加数加法器设计方案并不理想。

发明内容

为了克服上述缺陷，本发明公开了一种四加数二进制并行同步加法器，是解决四个多位二进制数并行同步累加的方案。该加法器主要由相同权值位数相加电路、进位综合电路和最终本位和产生电路组成。其中，相同权值位数相加电路是实现4个一位数相加的电路。它由两部分电路组成，一部份是统计电路，另一部份是电源互补初始加和电路。统计电路主要是统计每个权值位原始加数中高电平（如“1”）或者低电平（如“0”）的个数，采用了选择开关阵列，并在输出端以连续高电平（如“1”）和连续低电平（如“0”）组合形式显示。这个工作过程需要1个基本门电路的时间。电源互补初始加和电路通过统计电路的输出电平控制2组开关，根据该权值位4个原始加数的本位和奇偶性选择其中一组开关导通，以便为最终本位和产生电路提供两路电源（或称作高电平）。这两路电源的输出端口分别被命名为奇电源端和偶电源端。当本位和为奇数时，一组开关导通，奇电源端对外提供电源，另一组开关断开，偶电源端对外呈高阻状态；反之，当本位和为偶数时，偶电源端对外提供电源，奇电源端对外呈高阻状态。该电路工作过程也仅需要1个基本门电路的时间。

进位综合电路根据统计电路的结果和来自低位的信息产生一阶进位和二阶进位，其进位产生约束条件如下：

假设4个n位二进制数都是n位（n为大于1的自然数）的“1”，即最大数，可写成2n-1,则这4个n位数的和是4*(2ⁿ-1)=(2ⁿ⁺²-1)-2-1= B（1）。

公式（1）说明：4个多位二进制数相加最多只能向高位进“11B”，即产生2阶进位，换句话说，某位的4数之和加上低位进位，其和不超过7。

与“二阶进位”和“一阶进位”相对应，本发明引入了“二阶进位线”和“一阶进位线”，其中二阶进位线的高低电平代表对应位是否产生了二阶进位，一阶进位线由对应位的原始输入数和低位进位值相加之和大于等于“2”决定，表明该位产生了二阶进位或者一阶进位。这样，当二阶进位线为高电平时，一阶进位线的高电平仅仅说明该位产生了进位，并不表明一定存在一阶进位，而当二阶进位线为低电平时，一阶进位线的高电平才表明该位产生了一阶进位。

通过上面定义可知，当二阶进位线为高电平时，一阶进位线也一定为高电平。考虑到当某位的4数之和与低位进位相加的总和大于等于6时，即该位不仅产生二阶进位还产生了一阶进位，为了判定当二阶进位线为高电平时一阶进位线的高电平是否代表该位产生了一阶进位，本发明还引入一根标记线，取名“进3线”，实际上表明该位是否向高位进“3”。这样，当二阶进位线和一阶进位线都为高电平时，如果进3线为低电平，则该位仅产生二阶进位，而如果进3线为高电平，则该位不仅产生二阶进位也产生了一阶进位。

本发明的进位综合电路的设计原则如下：针对于某一位，①当4个数之和为“0”时，置该位进3线和二阶进位线为低电平，同时把低位的可能二阶进位以一阶进位形式向高位传输；②当4个数之和为“1”时，置该位进3线为低电平，且把低位进3线状态传输到该位二阶进位线，同时把低位的可能进位，即低位的一阶进位线状态，传输到该位的一阶进位线上；③当4个数之和为“2”时，置该位进3线为低电平，且设定一阶进位线为高电平，同时选择低位的二阶进位线来生成该位二阶进位；④当4个数之和为“3”时，置一阶进位线为高电平，同时选择低位的一阶进位线来生成该位二阶进位，再由低位进3线来决定该位进3线状态；⑤当4个数之和为“4”时，置一阶进位线和二阶进位线为高电平，同时由低位的二阶进位线来决定该位进3线状态。

根据本发明引入的“一阶进位线”、“二阶进位线”和“进3线”，采用表格形式列出某位的“一阶进位线”、“二阶进位线”、“进3线”和最终本位和与低位相关数据之间的关系。设：字母A表示某位4个原始输入数的和，Y表示其奇偶性，Si表示该位4个原始输入数与低位进位相加的最终本位和，Ci_2和Ci_1分别表示该位的二阶进位线和一阶进位线状态，Ci_3表示该位进3线状态，字母B表示低位的可能加和（即它的4个原始输入数与其低位进位的总和，最大不超过7）而不是最终本位和，Ci-1_3、Ci-1_2和Ci-1_1分别表示低位的进3线、二阶进位线和一阶进位线状态，结果见表1。

表1运算关系表

根据表1解释进位综合电路的设计原则：①当4个数之和为“0”时，Ci_3=0，Ci_2=0，Ci_1=Ci-1_2，也就是说，一方面，不论低位是否产生进位，该位都不可能产生二阶进位，也不会影响进3线状态，即该位进3线和二阶进位线为低电平；另一方面，只有低位的二阶进位为高电平才会影响该位的一阶进位线状态，所以要选择传输低位的二阶进位，而不是低位的一阶进位。②当4个数之和为“1”时，Ci_3=0，Ci_2=Ci-1_3，Ci_1=Ci-1_1，也就是说，一方面，不论低位是否产生进位，该位进3线状态都是低电平，而该位二阶进位受到低位进3线状态控制；另一方面，不论低位的二阶进位线是否为高电平，只要低位的一阶进位线为高电平，那么该位都会产生一阶进位，因而选择传输低位的一阶进位线状态。这里考虑了二阶进位线为高电平时一阶进位线也一定是高电平的情况。③当4数之和为“2”时，Ci_3=0，Ci_2=Ci-1_2，Ci_1=1，这就说明，该位进3线不受低位进位影响，保持低电平，而如果低位二阶进位线为高电平，则该位的二阶进位线为高电平，否则为低电平，因而要选择传输低位的二阶进位。之所以设置该位一阶进位线为高电平，不仅是为了说明该位4数之和产生了进位，还是为了保证该位4数之和大于等于“2”的情况不因低位无进位而被掩盖掉。④当4数之和为“3”时，Ci_3=Ci-1_3，Ci_2=Ci-1_1，Ci_1=1，也就是说，一方面通过低位进3线决定该位进3线状态，并设置一阶进位线为高电平，另一方面，不论低位的二阶进位是否为高电平，只要低位的一阶进位线为高电平，即低位产生了进位，那么该位都会产生二阶进位，因而选择低位的一阶进位线来生成该位二阶进位。⑤当4数之和为“4”时，Ci_3=Ci-1_2，Ci_2=1，Ci_1=1，也就是说，一方面直接设置一阶进位线和二阶进位线为高电平，另一方面，由低位的二阶进位来决定该位进3线状态。

这种进位综合电路的设计具有三大特点：一、完全采用开关电路，因为开关具有断开时电阻巨大，导通时通路电阻很小且导电迅速等特点；二、在低位和高位的“进3线”、“二阶进位线”和“一阶进位线”这三线之间，既不会出现一个低位线与2个以上高位线同时导通，也不会出现一个高位线与两个以上低位线同时导通，并且在形成通向高位的“进3线”、“二阶进位线”和“一阶进位线”的开关通道上，每个通道最多只有一路开关导通，这就确保了电路的高低位进位之间无反馈和串扰；三、进位综合电路仅占用一个基本门电路的时间。

最终本位和产生电路由两组开关电路和一个下拉电阻组成。这两组开关电路分别被定义为偶控电路和寄控电路，其输出端被合并作为该位的最终本位和输出，并通过连接的下拉电阻提供低电平。每一位的最终本位和产生电路都由来自低位进位综合电路的进3线、二阶进位线和一阶进位线进行控制，以便选择输出电源互补初始加和电路的奇电源输出信号或偶电源输出信号。该电路也仅占用一个基本门电路的时间。

根据表1给出最终本位和产生电路的设计原理。当Y=1时，电源互补初始加和电路的奇电源端提供电源，偶控电路工作，寄控电路呈高阻状态，如果此时Ci-1_3，Ci-1_2和Ci-1_1的三者高电平个数相加之和为偶数，则偶控电路中有一路开关通路导通，选择了电源互补初始加和电路的寄电源输出，Si输出高电平，否则，偶控电路中无任何一路开关通路导通，Si被下拉电阻限定为低电平；当Y=0时，电源互补初始加和电路的偶电源端提供电源，寄控电路工作，偶控电路呈高阻状态，如果此时Ci-1_3，Ci-1_2和Ci-1_1的三者高电平个数相加之和为寄数，则寄控电路中有一路开关通路导通，选择了电源互补初始加和电路的偶电源输出，Si输出高电平，否则，寄控电路中无任何一路开关通路导通，Si被下拉电阻限定为低电平。

在本发明中，统计电路占用一个基本门电路时间，电源互补初始加和电路和进位综合电路同时启动，共占用一个基本门电路时间，最终本位和产生电路也仅占用一个基本门电路时间。考虑到本发明使用开关电路，其上信息传输时间远比开关导通的建立时间短，这样，一旦所有位的进位综合电路中相关开关被同时打开，从最低位到最高位的信息传输时间可以忽略，因此，本发明的加法器仅需要3个基本门电路的用时，在有限范围内与加数位数无关。

基于上述发明内容说明和随后附图给出的示意性实施例，与现有技术相比，本发明电路结构规整，功耗低，用时少，仅需要固定的3个基本门电路时间，与加数位数无关，硬件开销低，与加数位数成线性关系，易于扩展，在满足性价比要求下可以做到128位以上的加法电路。

通过阅读本发明内容、结合下面附图的说明以及所附权利要求中所指出的创新等，所属领域的技术人员可以对本发明的上述的和其它相关的内容及目标有更清楚的了解和认识，可能存在一些本发明的优点和新的应用没有在此给出，但是仍然希望包含在随附权利要求书的限定范围内。

为了更全面、系统地理解本发明的内容，下面结合附图作进一步详细说明。

附图说明：

图1是本发明的原理框图；

图2是本发明的可拓展四加数二进制并行同步加法器的示意性实施例示意图；

图3是本发明针对于某一位从加数输入到加和结果输出的示意性电路实施例示意图；

图4是本发明的非拓展四加数二进制并行同步加法器的示意性实施例示意图。

具体实施方式：

下面结合附图对本发明的示意性实施例进行详细的描述。请注意，下文所描述的是本发明的示意性实施例，且在理解本发明时不应局限于这些实施例及下文的描述。

图1是本发明的原理框图，它主要由多个单元110、120和130组成。其中单元110就是相同权值位数相加电路，能够对原始输入数中“1”的个数进行统计，并根据结果奇偶性决定两路电源的通断状态；单元120就是进位综合电路，能够通过单元110的统计结果对来自低位的信息进行选择导通，以便产生一阶进位、二阶进位和进3线信息；单元130就是最终本位和产生电路，能够根据来自低位的进位信息对单元110提供的两路电源进行选择，从而产生最终本位和。

图2给出了图1的原理图，以4个16位数加法器作为本发明的示意性实施例。为了更清晰描述图2中单元110、120和130的工作过程，我们选取任意权值位的单元110、120和130，并被详细标注在图3中。可以看出，单元110又由单元111和单元112组成。

单元111就是统计电路，由选择开关阵列组成，主要用于统计原始输入数中“1”的个数。当4个输入Ai_0、Ai_1、Ai_2和Ai_3都为低电平时，所有选择开关选择左侧触点（或者称低压侧触点），输出端Yi_2、Mi_1、Yi_1和Mi_0都输出低电平；当4个输入Ai_0、Ai_1、Ai_2和Ai_3都为高电平时，所有选择开关选择右侧触点（或者称高压侧触点），输出端Yi_2、Mi_1、Yi_1和Mi_0都输出高电平；当4个输入Ai_0、Ai_1、Ai_2和Ai_3为任意高、低电平组合时，高电平控制的选择开关选择右侧触点，低电平控制的选择开关选择左侧触点，输出端Mi_0、Yi_1、Mi_1和Yi_2将以连续高电平的形式输出加数中“1”的个数。如Yi_2和Mi_1为低电平，Yi_1和Mi_0为高电平，说明Ai_0、Ai_1、Ai_2和Ai_3中有2个高电平。

单元112就是电源互补初始加和电路，根据该位4个原始输入数之和的奇偶性选择输出两路电源，以便提供给单元130。当4数之和为“1”时，仅输入端Mi_0为高电平，开关K1+和K2-导通（其中，开关符号中的“+”和“-”表示该开关是高电平导通还是低电平导通，以下相同），Yi_0端，即奇电源端，输出高电平，反向端/Yi_0，即偶电源端，呈现高阻状态；当4数之和为“3”时，输入端Mi_1、Yi_1和Mi_0都为高电平，开关K3+和K4-导通，Yi_0端输出高电平，/Yi_0端呈现高阻状态；当4数之和为“0”时，所有输入端Yi_2、Mi_1、Yi_1和Mi_0都为低电平，开关K7-导通，/Yi_0端输出高电平，Yi_0端呈现高阻状态；当4数之和为“2”时，仅输入端Yi_1和Mi_0为高电平，开关K5+、K6-导通，/Yi_0端输出高电平，Yi_0端呈现高阻状态；当4数之和为“4”时，所有输入端都为高电平，开关K8+导通，/Yi_0端输出高电平，Yi_0端呈现高阻状态。可见，当4数之和为奇数时，Yi_0端输出高电平，输入到单元130，/Yi_0端呈现高阻状态；当4数之和为偶数时，反向端/Yi_0输出高电平，输入到单元130，Yi_0端呈现高阻状态。

单元120根据输入端Yi_2、Mi_1、Yi_1和Mi_0的值选择低位的一阶进位线Ci-1_1、二阶进位线Ci-1_2和进3线Ci-1_3来生成该位的一阶进位、二阶进位和进3线的值，或者利用下拉电阻R1、R3和R2分别限制一阶进位线、二阶进位线和进3线为低电平，其工作过程如下：

（1）当Yi_2、Mi_1、Yi_1和Mi_0都为低电平（说明原始输入数之和为0）时，低位一阶进位对该位进位无影响，而低位二阶进位线只要为高电平，该位就会产生一阶进位，但不会产生二阶进位，因而Mi_0控制开关K20-导通，该位一阶进位线和低位二阶进位线导通，同时开关K9+、K10+、K12+、K14+、K17+、K18+、K19+和K21+都断开，该位二阶进位线和进3线被下拉电阻限定为低电平。

（2）当Yi_2、Mi_1和Yi_1为低电平，Mi_0为高电平（说明原始输入数之和为1）时，只要低位产生进位，不论是低位二阶进位，还是低位一阶进位，都将会被该位以一阶进位值向高位传输，因而Yi_1和Mi_0分别控制K22-和K21+导通，低位一阶进位线和该位一阶进位线导通。另外，如果低位进3，即进3线为高电平，则该位也会产生二阶进位，故而K16-、K15-、K13-和K12+被控制导通，由低位进3线决定二阶进位线的状态。同时断开开关K9+、K10+、K14+、K17+、K18+、K19+和K20-，进3线被下拉电阻限定为低电平。

（3）当Yi_2和Mi_1为低电平，Yi_1和Mi_0为高电平（说明原始输入数之和为2）时，如果低位二阶进位线为高电平，将会被该位以二阶进位向高位传输，否则，该位二阶进位线将是低电平，因而通过Yi_2、Mi_1和Yi_1分别控制开关K16-、K15-和K14+导通，以便选择二阶进位线。另外，Yi_1控制开关K19+导通，以便强制一阶进位线为高电平。同时，开关K9+、K10+、K13-、K17+、K18+、K20-和K22-断开，进3线被下拉电阻限定为低电平。

（4）当Yi_2为低电平，Mi_1为高电平（此时Yi_1和Mi_0也为高电平，说明原始输入数之和为3）时，不论低位二阶进位线是否为高电平，只要一阶进位线为高电平，即低位一定存在进位，那么该位都会产生二阶进位，因而通过Yi_2和Mi_1分别控制开关K16-和K17+导通，以便选择一阶进位线。另外，Yi_1控制开关K19+导通，以便强制一阶进位线为高电平。同时，Yi_2和Mi_1控制开关K11-和K10+导通，由低位进3线决定该位进3线的状态。

（5）当Yi_2为高电平（此时Mi_1、Yi_1和Mi_0也为高电平，说明原始输入数之和为4）时，不论低位是否产生进位，该位的二阶进位线和一阶进位线都为高电平，因而通过Yi_2和Yi_1分别控制开关K18+和K19+导通。另外，不论低位进3线状态如何，只要低位二阶进位线为高电平，该位进3线就为高电平，所以Yi_2控制开关K9+导通，以便传输低位二阶进位线状态。

上述分析说明，不论五种情况中哪一种，在低位的一阶进位线、二阶进位线和进3线与该位的一阶进位线、二阶进位线和进3线之间既不存在一个低位线同时与多个高位线相通的情况，也不存在一个高位线同时与多个低位线相通的情况，并且在形成通向高位的进3线、二阶进位线和一阶进位线的开关通道上，每个通道最多只有一路开关导通。这就割断了同位的一阶进位线、二阶进位线和进3线通过开关电路产生相互干扰，保证了电路正常工作。

单元130又由单元131和132组成，通过低位的一阶进位线Ci-1_1、二阶进位线Ci-1_2和进3线Ci-1_3选择传输单元112的输出电平Yi_0和/Yi_0。

单元131就是寄控电路，满足表1中Y=0的设计要求。单元132就是偶控电路，满足表1中Y=1的设计要求。当Y=0时，也就是A=0，或者A=2，或者A=4，此时，/Yi_0通过单元112中开关接通电源，而Yi_0呈高阻状态。如果Ci-1_1、Ci-1_2和Ci-1_3的高电平个数之和为奇数，则开关K26-和K25+导通，或者开关K28+导通，单元132无影响，Si输出高电平，否则开关K26-和K25+支路，及开关K28+支路同时断开，单元132无影响，Si被下拉电阻R4强制为低电平。这儿补充说明，根据表1和本发明精神，在Ci-1_1、Ci-1_2和Ci-1_3的可能值中，不存在Ci-1_1为低电平而Ci-1_2为高电平的组合，也不存在Ci-1_2为低电平而Ci-1_3为高电平的组合。当Y=1时，也就是A=1或者A=3，此时，Yi_0通过单元112中开关接通电源，而/Yi_0呈高阻状态。如果Ci-1_1、Ci-1_2和Ci-1_3的高电平个数之和为偶数，则开关K24+和K23-支路导通，或者开关K27-支路导通，单元131无影响，Si输出高电平，否则开关K24+和K23-支路，及开关K27-支路同时断开，单元131无影响，Si被下拉电阻R4强制为低电平。

由图2和图3可知，当4个加数A0_0～A15_0、A0_1～A15_1、A0_2～A15_2和A0_3～A15_3同时施加到各权值位单元111时，所有单元111并行工作，并在经过一个基本门电路时间后，同步输出结果。这些输出信号同步施加到相应位的单元112和120。它们并行工作，在经过一个基本门电路时间后，同步输出相应的结果，其中所有单元120在一阶进位线、二阶进位线和进3线上输出相应的进位值，所有单元112在其Yi_0端和反向端/Yi_0输出高电平或呈现高阻状态。最后，所有单元112和120的输出信号同步施加到相应位单元130，于是所有单元131和132开始并行工作，也在经过一个基本门电路时间后，同步输出相应位的最终本位和。可见，本发明的4个16位数累加仅需要3个基本门电路时间，同样，对于更高位数的4个加数相加，也只需要3个基本门电路时间。另外，本发明对于4个n位数相加电路大约需要48n个开关（其中单元111中1个选择开关相当于2个开关）。

图2是本发明的四加数二进制并行同步加法器在可拓展状态下的示意性实施例。该加法器由于每一位都有相同的单元110、120和130，因而很容易拓展相加数位数，实施不同位数的4加数加法器设计，也能够在不增加耗时情况下串联使用多个如此相同的加法器。当进行低位扩展时，低位的输入端C-1_1、C-1_2和C-1_3可分别用来连接到另一个四加数加法器的高位一阶进位线、二阶进位线和进3线；当不需要进行低位拓展时，C-1_1、C-1_2和C-1_3接低电平；当进行高位扩展时，控制端CTR1和CTR2接低电平，S17和S16就是高位的二阶进位线和一阶进位线，与C15_3一起可用于连接另一个四加数加法器最低位的二阶进位线、一阶进位线和进3线；当不需要进行高位拓展时，控制端CTR1连接到S17，CTR2连接到C15_3。此时，S17和S16分别是4个16位数加法器的高位二阶进位和一阶进位输出端。这里需要说明，CTR1和CTR2所控制的开关在启用时间点和耗时方面与单元130一致，也即，此部分并不会额外增加四加数二进制并行同步加法器的耗时。另外，根据本发明精神，CTR1控制的开关确保在二阶进位为高电平时，一阶进位不会被强制为高电平，而CTR2控制的开关则确保在高位既产生二阶进位也产生一阶进位时能够显示出一阶进位值。

图4是本发明的四加数二进制并行同步加法器在非拓展条件下的示意性实施例。这也是一个4加数16位二进制加法器，与图2不同的部分在最低位、次低位电路，及最高位的进位形成电路。因为不需要拓展，所以图4电路最低位没有输入端C-1_1、C-1_2和C-1_3，减少了反向端/Y0_0形成电路，以及单元130，仅通过Y0_1控制一个开关获得该位的一阶进位线状态，通过Y0_2控制一个开关获得该位的二阶进位值，并通过端口Y0_0直接形成该位最终本位和S0；次低位与其高位相比因其低位无进3线而删除了所有与低位进3线相关联的开关；在最高位的进位形成电路中，直接用二阶进位线和进3线各控制一个开关，以便获得最高位的一阶进位值和二阶进位值。

在图2、图3和图4中，单元111中选择开关和其它单元中开关可以用不同材料制成，只要满足断开时电阻巨大、导通时通路电阻很小且导电迅速等特点，以及应用环境等，这样的开关即可用于实现本发明，比如原子开关、量子开关、光子开关、晶体管开关和电器开关等。

本发明虽然是描述四加数多位二进制并行同步加法器，但是它也适用于四数相减、相与、相或，及两数相乘等很多种运算电路中，只要把本发明所提单元和开关进行合理组合和修改就可以实现很多本发明未曾提及的功能。

尽管通过描述本发明的示意性实施例介绍了本发明，但是应该理解到，精通本领域的人仍可以对本发明进行形式上的和细节上的各种修改，而并不脱离本发明的精神和范围。

Claims (9)

1.一种四加数二进制并行同步加法器，其特征在于，所述加法器主要由相同权值位数相加电路、进位综合电路、最终本位和产生电路组成；

相同权值位数相加电路是实现4个一位数相加的电路，它由两部分电路组成，一部分是统计电路，另一部分是电源互补初始加和电路；

统计电路主要是统计每个权值位原始加数中高电平“1”或者低电平“0”的个数，并在输出端以连续高电平“1”和连续低电平“0”组合形式显示；

电源互补初始加和电路通过统计电路的输出电平控制2组开关，根据该权值位4个原始加数的本位和奇偶性选择其中一组开关导通，以便为最终本位和产生电路提供电源（或称作高电平）；

进位综合电路的设计原则是：针对于某一位，①当4个数之和为“0”时，置该位进3线和二阶进位线为低电平，同时把低位的可能二阶进位以一阶进位形式向高位传输；②当4个数之和为“1”时，置该位进3线为低电平，且把低位进3线状态传输到该位二阶进位线，同时把低位的可能进位，即低位的一阶进位线状态，传输到该位的一阶进位线上；③当4个数之和为“2”时，置该位进3线为低电平，且设定一阶进位线为高电平，同时选择低位的二阶进位线来生成该位二阶进位；④当4个数之和为“3”时，置一阶进位线为高电平，同时选择低位的一阶进位线来生成该位二阶进位，再由低位进3线来决定该位进3线状态；⑤当4个数之和为“4”时，置一阶进位线和二阶进位线为高电平，同时由低位的二阶进位线来决定该位进3线状态；

最终本位和产生电路由偶控电路、寄控电路和一个下拉电阻组成；每一位的最终本位和产生电路都由来自低位进位综合电路的进3线、二阶进位线和一阶进位线进行控制，以便选择输出电源互补初始加和电路的奇电源输出信号或偶电源输出信号。

2.根据权利要求1所述的四加数二进制并行同步加法器，其特征在于：所述的统计电路采用了选择开关阵列，在输出端以连续高电平的形式显示输入数据中“1”或“0”的个数。

3.根据权利要求1所述的四加数二进制并行同步加法器，其特征在于：所述的电源互补初始加和电路根据本位和的奇偶性，利用开关电路对外选择提供一路电源和一路高阻状态；当本位和为奇数时，一组开关导通，奇电源端对外提供电源，另一组开关断开，偶电源端对外呈高阻状态；反之，当本位和为偶数时，偶电源端对外提供电源，奇电源端对外呈高阻状态。

4.根据权利要求1所述的四加数二进制并行同步加法器，其特征在于：所述的进位综合电路引入了一阶进位线、二阶进位线和进3线，其中二阶进位线的高低电平代表对应位是否产生了二阶进位，一阶进位线由对应位的原始输入数和低位进位值相加之和大于等于“2”决定，表明该位产生了二阶进位或者一阶进位，进3线既是表明对应位是否向高位进3，也是区分在二阶进位线为高电平时一阶进位线是否代表该位产生了一阶进位。

5.根据权利要求1或4所述的四加数二进制并行同步加法器，其特征在于：在进位综合电路低位和高位的“进3线”、“二阶进位线”和“一阶进位线”这三线之间，既不会出现一个低位线与2个以上高位线同时导通，也不会出现一个高位线与两个以上低位线同时导通，并且在形成通向高位的“进3线”、“二阶进位线”和“一阶进位线”的开关通道上，每个通道最多只有一路开关导通。

6.根据权利要求1所述的四加数二进制并行同步加法器，其特征在于：所述的最终本位和产生电路的偶控电路和寄控电路的输出端被合并作为对应位的最终本位和输出，并通过连接的下拉电阻提供低电平；当本位和为奇数时，电源互补初始加和电路的奇电源端提供电源，偶控电路工作，寄控电路呈高阻状态，如果此时低位“进3线”、“二阶进位线”和“一阶进位线”的三者高电平个数相加之和为偶数，则偶控电路中有一路开关通路导通，最终本位和为高电平，否则，偶控电路中无任何一路开关通路导通，最终本位和被下拉电阻限定为低电平；当本位和为偶数时，电源互补初始加和电路的偶电源端提供电源，寄控电路工作，偶控电路呈高阻状态，如果此时低位“进3线”、“二阶进位线”和“一阶进位线”的三者高电平个数相加之和为奇数，则寄控电路中有一路开关通路导通，最终本位和为高电平，否则，寄控电路中无任何一路开关通路导通，最终本位和被下拉电阻限定为低电平。

7.根据权利要求1所述的四加数二进制并行同步加法器，其特征在于：所述的统计电路占用一个基本门电路时间，电源互补初始加和电路和进位综合电路同时启动，共占用一个基本门电路时间，最终本位和产生电路也仅占用一个基本门电路时间。

8.根据权利要求1所述的四加数二进制并行同步加法器，其特征在于：所述的加法器用时是3个基本门电路的时间，硬件开销低，与加数位数成线性关系。

9.根据权利要求1所述的四加数二进制并行同步加法器，其特征在于：所述的加法器也适用于四数相减、相与、相或，及两数相乘等很多种运算电路中。