CN103280201B - 栅极驱动装置和显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动装置，属于显示技术领域，其可解决现有的双边栅极驱动电路占用空间较大以及因此导致的显示装置窄边框效果差的问题。本发明的栅极驱动装置包括移位寄存器单元，每行栅线的一端连接一所述移位寄存器单元，所述栅线的另一端连接辅助驱动电路，对其中一行连接所述辅助驱动电路的栅线，所述辅助驱动电路通过与其连接的其他行栅线的控制，用控制信号对所述行栅线进行补偿。本发明的显示装置包括上述栅极驱动装置。本发明可用于薄膜晶体管显示装置，尤其是具有大型化面板的显示装置。

Description

栅极驱动装置和显示装置

技术领域

本发明属于显示技术领域，具体涉及一种栅极驱动装置和包括该栅极驱动装置的显示装置。

背景技术

薄膜晶体管液晶显示器（Thin Film Transistor Liquid CrystalDisplay,TFT-LCD）是目前常见的液晶显示器产品，在TFT-LCD中，每一个像素都具有一个薄膜晶体管，而每一像素的薄膜晶体管都需要与相应的栅极驱动电路（即移位寄存器单元）相连接，以控制像素内液晶透光度的变化进而达到控制像素色彩变化的目的。阵列基板行驱动（Gate Driver on Array，GOA)电路技术是目前TFT-LCD技术领域常用的一种栅极驱动电路技术，GOA电路通过多个级联的移位寄存器单元实现，该技术是将栅极驱动电路直接制作在阵列基板上，代替外接的驱动芯片(Driver IC)。

每个移位寄存器单元与TFT-LCD的一行像素相对应（即对应一行栅线），并用于给对应行像素的薄膜晶体管提供栅极驱动电压，整个TFT-LCD中具有多行像素，也就具有多个对应的移位寄存器单元。在TFT-LCD工作的过程中，需要依次给每一行像素提供栅极驱动电压，因此对应每一行像素的移位寄存器单元就需要依次开始工作。图1所示为对应某一行像素的一种移位寄存器单元电路结构示意图，从图1可看出，移位寄存器单元中包含有多个薄膜晶体管、电容，且移位寄存器单元与时钟控制线相连（图1中仅画出一条，通常时钟控制线也可为2组4线、3组6线或4组8线等形式），其工作过程大致为：接收端接收输入信号INPUT（即上一级移位寄存器单元的栅极驱动信号）和时钟控制信号，在各薄膜晶体管、电容的作用下，最终由输出端输出信号OUTPUT，即输出本级栅极驱动信号，同时将此栅极驱动信号作为下一级移位寄存器单元的输入信号INPUT；与此同时，复位端接收复位信号RESET，完成对本级栅极驱动信号的复位任务，以此方式依次给每一行像素提供栅极驱动电压。当然，应当理解，图1只是移位寄存器单元电路的一种例子，移位寄存器单元电路的具体结构是多样的，只要其能够实现上述功能即可。

在液晶显示器中，栅极驱动电路通常会采用双边设计，双边驱动就是将栅线两端设计出完全相同的两组栅极驱动电路，用来移位并传输栅极驱动信号。特别是在大型化面板当中，因为其尺寸大，布线长度长，分辨率高，会带来大负载，从而产生信号延迟（RC delay），进而会对像素充电带来很多不利影响，如充电不足、画面均匀性不良等，为此多会采用双边驱动的方式来增加栅极驱动信号的驱动能力，削弱延迟造成的影响。

发明人发现现有技术中至少存在如下问题：通过采用双边驱动的方式增加栅极信号驱动能力的设计使得栅极驱动电路占用了显示面板的较大空间，对显示区的面积进行挤占，减少了显示装置周边设计空间，使得边框尺寸很难进一步缩小，影响实际的窄边框效果。

发明内容

本发明所要解决的技术问题包括，针对现有的双边栅极驱动电路占用空间较大的问题，提供一种栅极驱动电路简单、占用空间小的栅极驱动装置。

解决本发明技术问题所采用的技术方案是一种栅极驱动装置，包括移位寄存器单元，每行栅线的一端连接一所述移位寄存器单元，所述栅线的另一端连接辅助驱动电路，对其中一行连接所述辅助驱动电路的栅线，所述辅助驱动电路通过与其连接的其他行栅线的控制，用控制信号对所述行栅线进行补偿。

优选的，所述控制信号为所述行栅线的时钟控制信号。

具体的说，对于每一行所述栅线来说，其一端通过各移位寄存器单元所接的控制信号，与其另一端通过辅助驱动电路接入的时钟控制信号是完全一致的。

优选的，所述与辅助驱动电路连接的其他行栅线为工作电平与所述行栅线的工作电平至少部分重叠的栅线。

其中，所述工作电平是指所述行栅线的电位是高电平，从而所述行栅线为导通状态。即在所述行栅线导通阶段内，存在其他行栅线的电位也至少部分是高电平（或者说其他行栅线与所述行栅线在至少部分时间内同时导通），则所述其他行栅线就是与辅助驱动电路连接的栅线。

优选的，所述其它行栅线控制辅助驱动电路的方式包括：

当所述行栅线中的信号为上升沿时，所述辅助驱动电路由此时处于高电平的栅线控制；

当所述行栅线中的信号为下降沿时，所述辅助驱动电路由此时处于高电平的栅线控制。

优选的，所述与所述行栅线连接的辅助驱动电路包括第一开关单元和第二开关单元，所述第一开关单元和所述第二开关单元分别由上一行栅线和下一行栅线控制。

其中，所述“上一行”和“下一行”栅线不一定是位置相邻，而是指导通的顺序相邻，即其中“上一行栅线”是指在栅极信号驱动过程中，正好在所述行栅线之前导通的那行栅线（或者说上一行栅线导通之后就该所述行栅线导通了），“下一行栅线”是指在栅极信号驱动过程中，在所述行栅线导通时，即将导通的下一行栅线（或者所述行栅线导通之后就该下一行栅线导通了）。

优选的是，所述的开关单元为N型薄膜晶体管。

优选的是，所述第一薄膜晶体管的栅极与所述上一行栅线连接，所述第一薄膜晶体管的漏极与所述行栅线连接，所述第一薄膜晶体管的源极与所述行栅线的时钟控制信号连接；

所述第二薄膜晶体管的栅极与所述下一行栅线连接，所述第二薄膜晶体管的漏极与所述行栅线连接，所述第二薄膜晶体管的源极与所述行栅线的时钟控制信号连接。

优选的是，各所述移位寄存器单元位于所述各栅线的同一端，辅助驱动电路设于所述各栅线的另一端。

进一步优选的是，所述的辅助驱动电路设在所述基板上。

由于本发明的栅极驱动装置具有能够给各栅线补偿栅极驱动信号的辅助驱动电路，从而使得栅极驱动信号的延迟较小。同时，因为辅助驱动电路的结构简单，使得栅极驱动电路占用空间大幅度减小，即在保证了不改变现有栅极信号特性的基础上，减小了栅极驱动电路的大小。

本发明所要解决的技术问题还包括，针对现有技术中显示装置窄边框效果差的问题，提供一种边框窄、有效显示面积大的显示装置。

解决本发明技术问题所采用的技术方案是一种显示装置，其包括：

上述的栅极驱动装置。

由于本发明的显示装置具有上述的栅极驱动装置，因此其栅极驱动电路简单，占用空间小，从而达到缩小边框尺寸的目的，使得窄边框的设计得以实现，提升了显示装置的有效显示面积。

附图说明

图1为现有的一种阵列基板行驱动单元的结构示意图；

图2为本发明的实施例2的栅极驱动装置的结构示意图；

图3为本发明实施例2的栅极驱动装置的一种驱动过程的时序图；

图4为本发明实施例2的栅极驱动装置和单边驱动的栅极驱动装置进行驱动时的驱动波形曲线图；

其中附图标记为：1、基板；2、时钟控制信号线；3、实施例2的栅极驱动装置驱动时的驱动波形曲线；4、单边驱动时的驱动波形曲线；12、显示区域；13、移位寄存器单元；14、栅线；15、辅助驱动电路；151、第一薄膜晶体管；152、第二薄膜晶体管。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

实施例1：

本实施例提供一种栅极驱动装置，包括移位寄存器单元，每行栅线的一端连接一所述移位寄存器单元，所述栅线的另一端连接辅助驱动电路，对其中一行连接所述辅助驱动电路的栅线，所述辅助驱动电路通过与其连接的其他行栅线的控制，用控制信号对所述行栅线进行补偿。

其中，所述控制信号主要是对本行栅线在工作电压开启时刻进行充电，同时对本行栅线的工作电压关断时刻进行充电，当然，在中间时间段内，控制信号也可以对本行栅线进行充电维持，用以降低栅线两端的信号延迟。所述控制信号可以直接利用所在行栅线的时钟控制信号或者是外接的控制信号，在此不作限定。

由于本实施例的栅极驱动装置中包括与所述栅线相连的辅助驱动电路，所述辅助驱动电路通过与其连接的其他行栅线的控制，通过控制信号对所述行栅线的栅极驱动信号加以补偿，削弱了延迟造成的负面影响。同时，因为辅助驱动电路结构简单，占用空间小，满足了在不改变现有栅极信号特征的基础上，对现有技术中的双边栅极驱动电路进行了改善，减小了栅极驱动电路的大小，从而达到了缩小边框尺寸的目的，使得窄边框的设计得以实现，提升了显示装置的有效显示面积。

实施例2：

本实施例提供一种栅极驱动装置，如图2所示，其包括：基板1，设置在所述基板1上的多行栅线14，多个移位寄存器单元13，辅助驱动电路15，分别传递多个时钟控制信号CK1、CK2、CK3、CK4的多根钟控制信号线2（即本实施例采取2组4线为例）。

本实施例中的各移位寄存器单元13通过阵列工艺直接制作在所述基板上。

如图2所示，各移位寄存器单元13的输入端与相应的时钟控制信号线2连接，同时其输出端与相应的栅线14的一端连接，所述栅线14的另一端与辅助驱动电路15连接。

优选的，每行栅线14的另一端通过辅助驱动电路15的两条支路与时钟控制信号2连接（例如对于第N行栅线G_N，其左端连接的移位寄存器单元13GOA_N输入时钟控制信号CK2，则其右端就经过两条支路分别连接时钟控制信号CK2）。

优选的，各移位寄存器单元13位于所述各栅线14的同一端（即图2中显示区域12的左侧），而辅助驱动电路15设于所述各栅线14的另一端（即图2中显示区域12的右侧）。这样的设计使得制作工艺简单，同时，因为各移位寄存器单元13所占空间一样，辅助驱动电路15的各条支路所占空间一样，因此这种设计可以合理安排基板上的空间。

进一步优选的，本实施例的辅助驱动电路15设在所述基板1上，因为各移位寄存器单元13包含多个薄膜晶体管，辅助驱动电路15中优选也包括薄膜晶体管151和152，同时薄膜晶体管显示器中，基板1（阵列基板）上也有大量用于驱动的薄膜晶体管，这样的设计可以使得许多薄膜晶体管同步形成，因此制作工艺简单，易实现。

优选的，与辅助驱动电路15连接的其他行栅线14为工作电平与所述行栅线14的工作电平至少部分重叠的栅线14。

具体的说，在本实施例中，如图3所示，以第N行栅线G_N为例，在其电位是高电平时，即在t2、t3时间段内，第N行栅线G_N为导通状态，不难发现，在这一阶段内，第N-1行栅线G_N-1和第N+1行栅线G_N+1的电位有部分阶段也是高电平（t2时间段内，第N-1行栅线G_N-1是高电平，t3时间段内，第N+1行栅线G_N+1是高电平），那么与辅助驱动电路15连接的其他行栅线14分别为第N-1行栅线G_N-1和第N+1行栅线G_N+1。

优选的，在第N行栅线G_N中的信号为上升沿时，辅助驱动电路15由此时处于高电平的栅线（即第N-1行栅线G_N-1）控制，在第N行栅线G_N中的信号为下降沿时，辅助驱动电路15由此时处于高电平的栅线（即第N+1行栅线G_N+1）控制。

优选的，与所述行栅线14连接的辅助驱动电路15包括第一开关单元和第二开关单元，分别为开关单元151和开关单元152。进一步优选的，开关单元151、152为N型薄膜晶体管。

优选的，本实施例中，对应一行栅线14的辅助驱动电路15中的两个薄膜晶体管如图2所示，分别为第一薄膜晶体管151和第二薄膜晶体管152。以第N行栅线G_N为例，其辅助驱动电路15中包括第一薄膜晶体管151和第二薄膜晶体管152；所述第一薄膜晶体管151，其栅极与上一行栅线（即第N-1行栅线G_N-1）连接，漏极与所述行栅线G_N连接，源极与所述时钟控制信号CK2（即与栅线G_N一端相连的移位寄存器单元GOA_N的时钟控制信号CK2）连接；所述第二薄膜晶体管152，其栅极与下一行栅线（即第N+1行栅线G_N+1）连接，漏极与所述行栅线G_N连接，源极与所述时钟控制信号CK2（即与栅线G_N一端相连的移位寄存器单元GOA_N的时钟控制信号CK2）连接。

具体的说，两个薄膜晶体管151和152分别由所述行栅线G_N的上一行栅线G_N-1和下一行栅线G_N+1控制，所述行栅线G_N的上一行栅线G_N-1和下一行栅线G_N+1不一定是位置上的相邻，而是指导通的顺序相邻。因为栅线G_N-1是在所述行栅线G_N之前导通的栅线（或者说栅线G_N-1导通之后就该所述行栅线G_N导通了），因此栅线G_N-1是栅线G_N的“上一行栅线”，所以第一薄膜晶体管151由是栅线G_N-1控制的，具体的控制方式就是将第一薄膜晶体管151的栅极连接栅线G_N-1；又因为栅线G_N+1是在所述行栅线G_N导通时，即将导通的栅线（或者说所述行栅线G_N导通之后就该栅线G_N-1导通了），因此栅线G_N+1是栅线G_N的“下一行栅线”，所以第二薄膜晶体管152由是栅线G_N+1控制的，具体的控制方式就是将第二薄膜晶体管152的栅极连接栅线G_N+1。

具体的说，图3中在t1阶段，时钟控制信号CK1为高电平，与时钟控制信号CK1连接的移位寄存器单元GOA_N-1输出驱动信号，此时栅线G_N-1为高电平，因为辅助驱动电路15的薄膜晶体管优选的为N型薄膜晶体管,所以第N行栅线G_N的第一薄膜晶体管151导通，因为这个薄膜晶体管151的源极与CK2这条时钟控制信号连接，如图3所示，在t1阶段，时钟控制信号CK2为低电平，则即使第一薄膜晶体管151导通，也没有补偿信号传输到第N行栅线G_N上，但是在t2阶段中，此时因为第N-1行栅线G_N-1仍然为高电平，时钟控制信号CK2转为高电平，此时时钟控制信号CK2的信号输出到第N行栅线G_N上，形成了信号输出，即相当于对第N行栅线G_N进行预充电，减小了第N行栅线G_N上升沿的延迟。在t3阶段，时钟控制信号CK3开始为高电平，即第N+1行栅线G_N+1为高电平，此时第N行栅线G_N的第二薄膜晶体管152导通，时钟控制信号CK2为高电平，此时时钟控制信号CK2的信号输出到第N行栅线G_N上，形成了信号输出，即相当于对第N行栅线G_N进行充电维持。在t4阶段，时钟控制信号CK3依然为高电平，此时第N行栅线G_N的第二薄膜晶体管152依然导通，但此时，时钟控制信号CK2转为低电平，因此相当于给第N行栅线G_N的下降沿形成信号输出，减小了其下降沿的延迟。

如图4所示，图中线3为本实施例提供的栅极驱动装置进行驱动时的驱动波形曲线，线4为未使用本实施例的栅极驱动装置仅采用单边驱动时的驱动波形曲线。从图4可见，采用本实施例提供的栅极驱动装置，即通过辅助驱动电路15补偿栅极驱动信号延迟的驱动波形的上升沿时间Tr1（即从脉冲波上升沿10％上升到90％所经历的时间）和下降沿时间Tf1（即从脉冲波下降沿90％下降到10％所经历的时间）比单边驱动时的驱动波形上升沿时间Tr2和下降沿时间Tf2更短。由于上升沿时间Tr会对像素充电产生影响，时间越短，像素的充电越充分；下降沿时间Tf会对像素最后的电压产生影响，时间越短，栅极波形特征越一致。也就是说，通过辅助驱动电路15补偿栅极驱动信号的栅极驱动装置使得显示装置得到较好的画面均匀性。

需要进一步说明的是，本实施例中的辅助驱动电路15由所述行栅线14的“上一行栅线”和“下一行栅线”两行栅线14来控制的，是因为本实施例举例用的时钟控制信号线2如图3所示，为2组4线，其中时钟控制信号CK1和时钟控制信号CK3为一组，时钟控制信号CK2与时钟控制信号CK4为一组，每组的两根线相位相反。事实上，3组6线或者4组8线等其他组成方式的时钟控制信号线2亦可，可以理解的是，只要是工作电平与所述行栅线14的工作电平至少部分重叠的其他行栅线14都可以用来控制辅助驱动电路，并且通过相应时钟控制信号对所述行栅线14进行补偿，无论具体有几行栅线14控制辅助驱动电路15，只要能达到补偿效果即可。

可见，本实施例中的栅极驱动电路13中，因为具有能够给各行栅线14补偿信号的辅助驱动电路15，使得栅极驱动电路13也能满足大型面板的驱动要求，栅极驱动信号延迟小。同时，因为辅助驱动电路15的结构简单，使得栅极驱动电路13占用空间大幅度减小，保证了在不改变现有栅极信号特性的基础上，减小了栅极驱动电路13的大小，增加了有效显示面积，对进一步实现显示装置的窄边框提供了可能。

实施例3：

本实施例提供一种显示装置，其包括：

上述任意一个实施例中的栅极驱动装置。

当然，本实施例的显示装置中，还可包括彩膜基板、电源单元、背光源等其他已知部件，在此不再详细描述。

由于本实施例的显示装置中具有上述的栅极驱动装置，因此其电路简单，栅极驱动电路占用空间小，因此可以实现在不改变现有栅极信号特征的基础上，提高了有效显示面积，并为实现显示装置的窄边框提供了可能性，使得显示装置更加美观。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (8)

1.一种栅极驱动装置，包括移位寄存器单元，每行栅线的一端连接一所述移位寄存器单元，其特征在于，所述栅线的另一端连接辅助驱动电路，对其中一行连接所述辅助驱动电路的栅线，所述辅助驱动电路通过与其连接的其他行栅线的控制，用控制信号对所述行栅线进行补偿；所述控制信号为所述行栅线的时钟控制信号；所述与所述行栅线连接的辅助驱动电路包括第一开关单元和第二开关单元，所述第一开关单元和所述第二开关单元分别由所述行栅线的上一行栅线和所述行栅线的下一行栅线控制。

2.根据权利要求1所述的栅极驱动装置，其特征在于，

所述与辅助驱动电路连接的其他行栅线为工作电平与所述行栅线的工作电平至少部分重叠的栅线。

3.根据权利要求2所述的栅极驱动装置，其特征在于，所述其它行栅线控制辅助驱动电路的方式包括：

当所述行栅线中的信号为上升沿时，所述辅助驱动电路由此时处于工作电平的栅线控制；

当所述行栅线中的信号为下降沿时，所述辅助驱动电路由此时处于工作电平的栅线控制。

4.根据权利要求3所述的栅极驱动装置，其特征在于，所述开关单元为N型薄膜晶体管。

5.根据权利要求4所述的栅极驱动装置，其特征在于，所述第一开关单元为第一薄膜晶体管，所述第二开关单元为第二薄膜晶体管；

所述第一薄膜晶体管的栅极与所述上一行栅线连接，所述第一薄膜晶体管的漏极与所述行栅线连接，所述第一薄膜晶体管的源极与所述行栅线的时钟控制信号连接；

所述第二薄膜晶体管的栅极与所述下一行栅线连接，所述第二薄膜晶体管的漏极与所述行栅线连接，所述第二薄膜晶体管的源极与所述行栅线的时钟控制信号连接。

6.根据权利要求1至5中任意一项所述的栅极驱动装置，其特征在于，各所述移位寄存器单元位于所述各栅线的同一端，辅助驱动电路设于所述各栅线的另一端。

7.根据权利要求1至5中任意一项所述的栅极驱动装置，还包括基板，其特征在于，所述的辅助驱动电路设在所述基板上。

8.一种显示装置，其特征在于，包括权利要求1-7中任意一项所述的栅极驱动装置。