CN103208423B - 基于应变的隔离材料的三维晶体管应变工程技术 - Google Patents

Abstract

本发明涉及一种基于应变的隔离材料的三维晶体管应变工程技术，在三维晶体管组态中，至少在漏极及源极区中提供一应变诱发隔离材料，借此诱发一应变，特别是在三维晶体管的PN接面处或其附近。在此情形下，可实现优异的晶体管效能，然而在一些示范具体实施例中，甚至相同类型的内部受应力隔离材料可导致P型沟道晶体管与N型沟道晶体管有优异的晶体管效能。

Description

基于应变的隔离材料的三维晶体管应变工程技术

技术领域

本揭示内容大体有关于包含有非平面型沟道架构的晶体管组件的高度精密集成电路的制造。

背景技术

先进集成电路(例如，CPU、储存装置、ASIC(特殊应用集成电路)及其类似者)的制造要求根据指定的电路布局在给定的芯片区上形成大量的电路组件，其中场效应晶体管为一种重要的电路组件，其系实质决定集成电路的效能。一般而言，目前实施的工艺技术有多种，其中对于含有场效应晶体管的多种复杂电路，MOS技术是目前最有前途的方法之一，因为由操作速度及/或耗电量及/或成本效率看来，它具有优越的特性。在使用MOS技术制造复杂的集成电路期间，会在包含结晶半导体层的基板上形成数百万个晶体管，例如，N型沟道晶体管与P型沟道晶体管。不论是考虑N型沟道晶体管还是P型沟道晶体管，场效应晶体管通常包含所谓的PN接面，其是由被称作漏极及源极区域的重度掺杂区域与轻度掺杂或无掺杂区域(例如，经配置成与重度掺杂区域毗邻的沟道区域)的接口形成。在场效应晶体管中，形成于该沟道区域附近以及借由细薄绝缘层而与该沟道区隔开的栅电极可用来控制沟道区域的导电率，亦即，导电沟道的驱动电流能力。在因施加适当的控制电压至栅电极而形成导电沟道后，除了别的以外，该沟道区域的导电率取决于掺杂物浓度、电荷载子的迁移率(mobility)、以及对平面型晶体管架构而言，取决于源极区域与漏极区域的距离，此一距离也被称作沟道长度。

由于有实质无限的可用性、已熟悉硅及相关材料和工艺的特性、以及过去50年来累积的经验，目前极大多数的集成电路都基于硅来形成。因此，硅可能仍为可供选择用于经设计成可量产的未来电路世代的材料。硅在制造半导体装置上很重要的理由之一是硅/二氧化硅接口的优越特性允许不同的区域有可靠的电气绝缘。硅/二氧化硅接口在高温很稳定，从而允许后续高温工艺的效能，例如像退火循环(annealcycle)所要求的，可激活掺杂物及纠正晶体损伤而不牺牲接口的电气特性。

基于以上所提出的理由，二氧化硅在场效应晶体管中最好用来作为隔开栅电极(常由多晶硅或其它含金属材料构成)与硅沟道区域的栅极绝缘层的基材。在稳定地改善场效应晶体管的装置效能下，已持续减少沟道区域的长度以改善切换速度及驱动电流能力。由于晶体管效能除了别的以外还受控于施加至栅电极的电压，该电压可使沟道区域的表面反转成有够高的电荷密度用以对于给定的供给电压可提供想要的驱动电流，必须维持有一定程度的电容耦合(capacitivecoupling)，其是由栅电极、沟道区域及配置于其间的二氧化硅所形成的电容器提供。结果，减少用于平面型晶体管组态的沟道长度要求增加电容耦合以避免在晶体管操作期间有所谓的短沟道行为。该短沟道行为可能导致泄露电流增加以及导致临界电压有显着的变异。积极缩小以具有相对低的供给电压从而减少临界电压的平面型晶体管装置可能受苦于泄露电流的指数增加，因为需要增强栅电极与沟道区域的电容耦合。因此，必须对应地减少二氧化硅层的厚度以在栅极与沟道区域之间提供必要的电容。例如，约0.08微米的沟道长度可需要由二氧化硅制成厚约1.2奈米的栅极介电层。

对于这些理由，已开发出多种替代方案企图进一步增强平面型晶体管的效能同时避免上述问题。例如，考虑换掉作为栅极绝缘层材料的二氧化硅，特别是极薄的二氧化硅栅极层。例如，可使用介电常数大幅提高的介电材料，例如氧化铪及其类似者。因此，已开发出精密的方法以便基于优异栅极介电材料(所谓高k介电材料)来形成栅电极结构。除了优异高k介电材料以外，也使用含金属电极材料以便实现提高栅电极结构的整体导电率以及提供用于适当地调整各种晶体管的功函数的有效机构。例如，在早期制造阶段可提供高k介电材料，亦即，在图案化栅电极结构时，或借由应用所谓取代栅极法(replacementgateapproach)可在极先进制造阶段与高度导电电极金属一起提供。虽然提供精密栅电极结构的这些方法有助于显着增强晶体管的效能特性，然而在进一步缩放晶体管的整体尺寸时仍有显着的问题。

根据其它的策略，借由修改硅基半导体材料的晶格结构可有效地提高平面型晶体管的效能。众所周知，拉伸或压缩应变可显着改变硅基半导体材料的电荷载子迁移率，从而使得大幅增强平面型晶体管的效能成为有可能。例如，以硅基材料的标准晶向而言，沿着平面型晶体管的沟道区域的电流流动方向产生拉伸应变分量可显着增加电子的迁移率，因而，可增加晶体管的切换速度及驱动电流能力。另一方面，以相同的标准结晶组态而言，沟道区域中的单轴压缩应变可增强电洞的迁移率，从而提供提高P型沟道晶体管的效能的可能性。借由提供可形成晶体管的对应主动区域于其中的含全域应变半导体材料(globallystrainedsemiconductormaterial)，可得到对应应变分量。在其它公认有效的工艺技术中，借由实作各种应变诱发机构，可在晶体管的沟道区域中局部产生应变，例如在N型沟道晶体管及/或P型沟道晶体管的漏极及源极区域中加入应变诱发半导体材料。例如，硅/锗合金加入漏极及源极区域，由于硅基材料与硅/锗合金的晶格失配，可产生应变组态，从而诱发实质单轴压缩应变分量，因而这可提高P型沟道晶体管的效能。此外，可用极靠近晶体管的高度受应力材料(highlystressedmaterial)的形式应用其它公认有效的应变诱发机构，从而也诱发所欲应变分量。为此目的，在晶体管组件的接触层级加入层间介电材料可用来诱发所欲应变类型。

图1a的透视图示意图示包含平面型晶体管150的精密半导体装置100，其用于复杂的逻辑电器，例如CPU及其类似者，以便得到高切换速度以及必要的驱动电流，这在精密应用是必要的。如图示，习知装置100可包含基板101，例如硅基板及其类似者，有可能结合埋藏绝缘层102，借此提供绝缘层上覆硅(SOI)架构，就切换速度及其类似者而言，这大体可提供某些优点。此外，形成硅基半导体层103于埋藏绝缘层102上以及可包含侧向用隔离结构(例如，浅沟槽隔离及其类似者)刻画的多个“主动”区域103a。应了解，主动区域应视为其中形成或将会形成适当PN接面供用于至少一晶体管组件的半导体区域。在图示实施例中，主动区域103a包含源极区域152s与漏极区域153d，它们可为高度掺杂半导体区域以便提供中高导电率以及与位于源极区域152s、漏极区域153d之间的沟道区域154形成PN接面。在P沟道富集晶体管(Pchannelenrichmenttransistor)的情形下，漏极及源极区域153d、152s可受P型掺杂，而沟道区域154可受轻度N型掺杂。因此，在P型沟道晶体管的情形下，为了实现晶体管150的高驱动电流，沟道区域154必须富含作为电荷载子的电洞以致能由源极区域152s至漏极区域153d的P型传导路径。至于N型沟道晶体管，必须提供反向掺杂的漏极及源极区域和沟道区域。此外，晶体管150包含栅电极结构151，它可包含形成于栅极介电材料151b上的电极材料151a，从而使电极材料151a与沟道区域154分离。此外，经常可能在电极材料151a的侧壁上形成间隔体结构151c，其中，为了便于说明，以透明方式图示间隔体151c以免不必要地混淆晶体管150的图解说明。

沟道区域154与栅极介电材料151b的接口可实质决定晶体管150的电气特性，其中此接口设在单一平面内使得晶体管150可视为平面型晶体管装置。如先前所述，晶体管150的一个重要参数是栅电极结构151的长度，它可视为电极材料151a的水平延伸。例如，在精密的应用中，栅极长度约有50奈米及更小，因而可能需要电极材料151a经由栅极介电材料151b至沟道区域154的高电容耦合。结果，必须适当地选择栅极介电材料151b的厚度及/或材料组合物以便提供所欲电容耦合。此外，晶体管150的整体驱动电流也取决于晶体管宽度，因为该宽度决定可用于电荷载子传输的总面积。

由于为了实现与高切换速度结合的必要高驱动电流能力而限制栅极介电材料的泄露电流以及图案化栅电极结构及主动区域有其复杂性，已有人实作额外的机构以便在沟道区域154中建立所欲应变类型156。例如，应变诱发半导体合金155可加入可能有应变状态(strainedstate)的漏极及源极区域152s、153d，因而可诱发应变156。除应变诱发材料155以外或替换地，可提供间隔体结构151c作为高度受应力介电材料(highlystresseddielectricmaterial)及/或另一材料可形成处于高度受应力状态的漏极及源极区域152s、153d上，借此也在沟道区域154中诱发一定程度的应变。虽然这些机构对于给定几何组态的晶体管150可显着增强晶体管效能，在进一步缩放装置时，亦即，在进一步减少栅电极结构151的长度时，该等机构的效率可能大幅降低，从而导致效能增益比较不明显。

对于这些理由，已有人提出替代晶体管架构，例如“三维”架构，其中可以整体横向尺寸减少的方式得到所欲沟道宽度从而晶体管宽度，同时对于通过沟道区域的电流流动可实现优异的可控制性。为此目的，已有人提出所谓的FinFET，其中在半导体材料的薄层中可形成薄银或硅鳍片，其中至少在鳍片的两边侧壁，以及可能在顶面上，可提供栅极介电材料及栅电极材料，借此实现沟道区域完全空乏的双栅极或三栅极晶体管。在精密的应用中，通常硅鳍片的宽度约有10至20奈米以及高度约有30至40奈米。

因此，FinFET晶体管架构可提供以下优点：增加栅电极与各种沟道区域的有效耦合而不需要对应地减少栅极介电材料的厚度。此外，借由提供此一非平面型晶体管架构，也可增加有效沟道宽度，使得对于晶体管的给定整体横向尺寸，可得到增强的电流驱动。

图1b的透视图示意图示包含FinFET晶体管120的半导体装置100，它是要代表任何三维或“垂直”晶体管架构。如图示，该装置包含基板101与“埋藏”绝缘层102，有多个半导体鳍片110形成于其上因而可为半导体层103(图1a)的一部分的“残留物”。此外，可形成栅电极结构130于半导体鳍片110的中央部附近以便在其中定义对应的沟道区域。应了解，栅电极结构130可包含形成于半导体鳍片110的侧壁110a、110b上以及通常也形成于鳍片110的顶面110s上的栅极介电材料。在此情形下，侧壁110a、110b与顶面110s可为用于控制通过半导体鳍片110的电流流动的实际控制区使得有时此一晶体管结构被称作三栅极组态。结果，鳍片110中的每一者可包含源极区域122与漏极区域123，两者各自可为鳍片110的末端部分因而可能有适当的掺杂物浓度以便与被栅电极结构130覆盖的沟道区域形成对应PN接面。结果，半导体鳍片110可致能沿着长度方向110l的受控电流流动，其中该电流流动可用栅电极结构130控制。为此目的，可适当地选择鳍片110的高度110h及宽度110w以及栅电极结构130的特性以便得到电流流动的可靠控制。如前述，对于给定横向尺寸的晶体管120，可得到显着增加的整体驱动电流，同时栅电极结构130的图案化可能较不重要，例如相对于栅极介电材料的厚度。

通常可基于适当图案化技术来形成包含三维晶体管120的半导体装置100，其中可基于精密微影及蚀刻技术来形成半导体鳍片110以便蚀刻穿过初始半导体层103(图1a)，同时用埋藏绝缘层102作为蚀刻终止材料，在半导体材料中形成有所欲深度的凹处，如果考虑块体架构的话。之后，形成栅电极结构，例如，这可借由添加所欲栅极介电材料，例如基于氧化硅的材料，这可借由氧化及/或沉积，接着沉积电极材料(例如，多晶硅及其类似者)来实现。在提供栅极层堆栈后，可应用适当的微影及蚀刻技术以便形成有所欲“栅极长度”(用130l表示)的栅电极结构130。因此，可得到想要的短栅极长度，然而，其中可得到优异的可控制性，因为与图1a的平面型晶体管150相反，可由两边侧壁110a、110b及顶面110s来施加栅极控制电压。可基于根据任何适当工艺策略的离子植入工艺及其类似者来形成漏极及源极区域122、123。

为了进一步增强晶体管120的效能，已有人提出也应用应变诱发机构，其与在说明图1a的平面型晶体管150时提及的类似。不过，考虑到进一步的装置缩放，这些应变诱发机构中有许多被认为效率不足，例如受应力间隔体与受应力上覆层。关于使用关键尺寸在30奈米以下的晶体管的装置世代，特别是加入应变诱发半导体材料(例如，硅/锗合金)于漏极及源极区被认为最有前途，因为可实现三维晶体管架构的效能增益。对于三维晶体管被视为潜在候选者的其它应变诱发机构系提供金属栅电极结构，其中可提供有高内部应力位准的金属材料，同时，在其它情形下，含全域应变基底半导体材料被视为是有前述的应变诱发机构。不过，应变诱发机构的后来候选者，亦即，含全域应变半导体层及金属栅电极结构，目前尚未完全了解它们对于实际晶体管架构的影响。另一方面，基于硅/锗的应变诱发机构，在平面型晶体管是公认有效的，被认为只对于P型沟道晶体管可提供优异的效能，因而只部分有助于CMOS装置的晶体管效能。大体而言，由于应变诱发机构被认为是进一步增强复杂晶体管架构的整体效能的有前途方法，有可能结合加入精密高k金属栅电极结构，因此本揭示内容系有关于可增强晶体管效能的制造技术及半导体装置，其系基于在包含三维晶体管架构(有可能结合平面型晶体管)的半导体装置之中的应变诱发机构，同时避免或至少降低上述问题中之一或更多的影响。

发明内容

为供基本理解本发明的一些方面，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要确认本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细说明的前言。

大体上，本揭示内容提供制造技术及半导体装置，其中有效应变诱发机构可实作成至少部分将会被视为三维架构的晶体管组态。在此方面，已认识到，特别是，可提供晶体管的漏极及源极区当作多个三维半导体本体以便提供可用来接受由适当隔离材料(例如，高度受应力介电材料)施加的应变力的侧壁表面区。在揭示于本文的一些示范方面中，可提供形式为三维组态的整个晶体管架构，其中可提供一或更多个长形半导体本体当作一连续半导体材料，借此提供FinFET组态或三栅极架构，如上述，其中在一应变诱发隔离材料中，可侧向嵌入该等长形半导体本体(至少在漏极及源极区之中的)，借此提供优异的应变条件(straincondition)，其中已认识到，特别是，与长形半导体本体的长度方向垂直以及在漏极及源极区的对应PN接面附近的应变分量可大幅促进优异的晶体管特性。

揭示于本文的一示范方法包括：在晶体管的半导体区域的漏极区及源极区中形成或更多个半导体鳍片，其中该漏极区及该源极区用沟道区侧向隔开。此外，该等半导体鳍片在长度方向呈长形以及有侧壁及顶面。该方法更包括：形成侧向毗邻该一或更多个半导体鳍片的侧壁的至少一部分的应变诱发隔离材料，其中该隔离材料在漏极及源极区之中的半导体鳍片中诱发与该长度方向垂直的应变。该方法另外包括：在该沟道区上形成栅电极结构。

揭示于本文的另一示范方法系有关于形成半导体装置。该方法包括：在基板上方形成长形半导体本体，其中该长形半导体本体有侧壁及顶面。此外，该方法包括：在该长形半导体本体的第一部分中，形成晶体管的漏极区域。此外，在该长形半导体本体的第二部分中，形成该晶体管的源极区域。该方法另外包括：在该长形半导体本体的第三部分附近，形成该晶体管的栅电极结构，其中该栅电极结构经组态成可控制在该第三部分中沿着该长度方向的电流流动。此外，该方法包括：形成侧向毗邻该第一及该第二部分的侧壁的应变诱发隔离材料以便在该漏极及源极区域中诱发应变。

揭示于本文的一示范半导体装置包含第一多个长形半导体本体，该等第一多个长形半导体本体中的每一者为晶体管的漏极区域的一部分以及有侧壁及顶面。该半导体装置更包含第二多个长形半导体本体，该等第二多个长形半导体本体中的每一者为该晶体管的源极区域的一部分以及有侧壁及顶面。该半导体装置更包含位于该漏极区域与该源极区域之间的沟道区域。此外，形成栅电极结构于该沟道区域附近以及将它组态成可控制通过该沟道区域的电流流动。此外，该半导体装置包含侧向形成于该等第一及该等第二多个长形半导体本体之间的应变诱发隔离材料。

附图说明

参考以下结合附图的说明可明白本揭示内容，其中类似的组件系以相同的组件符号表示。

图1a的透视图示意图示包含应变诱发机构的平面型晶体管；

图1b的透视图示意图示习知三维晶体管架构的三维晶体管(例如，三栅极晶体管)，其包含多个半导体鳍片或长形半导体本体；

图2a的上视图根据示范具体实施例示意图示半导体装置，其包含至少在漏极及源极区中有三维装置架构的晶体管以及作用于该三维装置架构的应变诱发隔离材料；

图2b及图2c的透视图根据其它示范具体实施例示意图示三维晶体管，其形式为有侧向嵌入应变诱发隔离材料的半导体鳍片的三栅极晶体管；

图2d至图2i的上视图及横截面图也各自根据其它示范具体实施例示意图示在各种制造阶段期间的半导体装置，此时基于应变诱发机构用应变诱发隔离材料来形成有三维架构的晶体管；

图2j至图2l的上视图及横截面图又各自根据其它示范具体实施例示意图示在各种制造阶段期间的半导体装置，其中可基于相同的应变诱发隔离材料来提供不同的晶体管；

图3a至图3f的上视图及横截面图更各自根据其它示范具体实施例示意图示在各种制造阶段期间的半导体装置，此时基于取代栅极法与设于半导体鳍片之间的应变诱发隔离材料来形成三维晶体管架构；

图4的透视图根据示范具体实施例示意图示三维晶体管，其中可基于作用于半导体鳍片的侧壁上的应变诱发隔离材料来得到图中所示的应变条件；以及

图5及图6根据示范具体实施例示意图示用于评估N型沟道晶体管(图5)及P型沟道晶体管(图6)在接受相同类型的应变诱发隔离材料时的静电效能模拟数据。

尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入依照权利要求界定的本发明精神及范畴内的所有修改、等价及替代性陈述。

具体实施方式

以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，决不是本领域一般技术人员在阅读本揭示内容后即可实作的例行工作。

此时以参照附图来描述本发明。示意图示于附图的各种结构、系统及装置系仅供解释以及避免本领域技术人员所习知的细节混淆本发明。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。应使用与相关领域技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的术语或片语(亦即，与本领域技术人员所理解的普通惯用意思不同的定义)是想要用术语或片语的一致用法来暗示。在这个意义上，希望术语或片语具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或片语的特定定义。

本揭示内容大体提供数种非平面型晶体管架构，其中借由提供与至少设于晶体管的漏极及源极区的一部分毗邻的长形半导体本体或半导体鳍片的应变诱发隔离材料，可得到优异的应变条件。以此方式，特别是，长形半导体本体的暴露侧壁区部分可用来与高度受应力隔离材料相互作用，其中已认识到，在与半导体鳍片的长度方向实质垂直的方向所得到的应变分量可促进优异的晶体管特性。在一些示范具体实施例中，晶体管的三维架构可选择性地装设于漏极及源极区中，同时侧向位于漏极区及源极区之间的沟道区不一定具有三维架构。此外，在此情形下，漏极及源极区中与高度受应力隔离材料相互作用有关的增加的表面区仍可提供优异的应变条件，因为，特别是可在对应PN接面处及其附近产生效能增强应变分量。在其它的示范具体实施例中，大体可提供三维晶体管架构，其中可提供沟道区域以及漏极及源极区的至少一部分作为一或更多个长形半导体本体或半导体鳍片，其中，此外，在此情形下，漏极及源极区之中的应变诱发隔离材料可提供优异的应变条件。

结果，借由提供侧向毗邻半导体鳍片(至少在漏极及源极区之中的)的侧壁的应变诱发隔离材料，已标明与用于形成三维晶体管的任何工艺技术高度兼容的适当应变诱发机构。此外，取决于整体装置及设计要求，基于受应力隔离材料的应变诱发机构也可实作成必须同时提供平面型晶体管及三维晶体管的任何制造计画(manufacturingregime)。

请参考图2a至图2l、图3a至图3f以及图4至图6，此时会更详细地描述其它的示范具体实施例，其中必要时可参考图1a及图1b。

图2a示意图示可包含晶体管220的半导体装置200的上视图，晶体管220可包含用沟道区254a侧向隔开的漏极区222及源极区223。应了解，晶体管220将会被视为三维晶体管，因为在晶体管220的主动区域203a内至少提供形式为半导体区域210的部分漏极及源极区222、223而各自具有与隔离材料204s接触或毗邻的中间或内部侧壁表面区210a、210b，隔离材料204s可当作高度受应力材料以便经由侧壁表面区210a、210b来与半导体区域210相互作用，以及在漏极及源极区222、223内的半导体区域210中诱发适当的应变条件从而也影响沟道区域254(其系设于沟道区254a内)中的电流流动行为。

在其它的示范具体实施例中，该三维架构也设于沟道区254a中，其中沟道区域254可具有对应侧壁表面区及顶面用以控制在漏极及源极区222、223间的沟道区254a内的电流流动，也如以上在说明图1b半导体装置100时所述。例如，可将半导体区域210理解为长形半导体本体或半导体鳍片，它可由漏极区222延伸进入源极区223作为连续半导体鳍片，借此装设于沟道区254a中。在其它情形下，半导体本体210可各自装设于漏极及源极区222、223中而在沟道区254a中没有“鳍片几何”，使得沟道区域254可作为单一表面区，如以上在说明图1a的平面型晶体管时所述。

此外，晶体管220可包含至少可形成于沟道区254a上(从而于沟道区域254上)的栅电极结构230，其中应了解，栅电极结构230可实际延伸超过实际沟道区254a，例如因提供任何侧壁间隔体结构(未图示)及其类似者所致。此外，应了解，实际沟道区域254基本上取决于在栅电极结构230下面延伸的漏极及源极区222、223的掺质分布，如图1a所示。

图2b示意图示半导体装置200的透视图，其中三维晶体管220a经图示成可包含形式为连续半导体鳍片的多个长形半导体区域210，也如上述，其中栅电极结构230系形成于半导体鳍片210的中央部上方，借此可覆盖部分的顶面210s与部分的侧壁表面区210a、210b。在此情形下，三栅极架构系基于半导体鳍片210及栅电极结构230来提供，也如在以上说明图1b的半导体装置100时所述。此外，在漏极区及源极区222、223中，可提供应变诱发隔离材料204s以便侧向围封半导体鳍片210从而作用于不被栅电极结构230覆盖的部分侧壁区210a、210b。应了解，为了以3D图解说明，在源极223侧，将隔离材料204s图示成“透明”材料。

在图示于图2b的具体实施例中，提供隔离材料204s以便在半导体鳍片210中诱发拉伸应变分量256t，其中拉伸应变的必要分量在实质垂直于半导体鳍片210的长度方向(以L图示)的方向可起作用。如以下所详述的，应变分量256t可产生优异的晶体管特性，即使沟道区域254可能与应变诱发隔离材料204s不直接相互作用。可提供形式为受应力介电材料的材料204s，例如二氧化硅、氮化硅、氮氧化硅、含氮碳化硅，这取决于用以提供有所欲高内部应力的材料204s的沉积计画及材料资源的可利用性，尽管如此，在形成材料204s于在漏极及源极区222、223之中的半导体鳍片210之间时，可实现所欲填充行为。应了解，在形成公认有效的介电材料(例如，氮化硅，二氧化硅及其类似者)时可实现中高应力位准。此外，在一些示范具体实施例(未图示)中，可使用其它应变诱发材料(例如形式为氮化钛及其类似者的含金属材料，已知这允许沉积有高内部应力位准的材料，其中可建立适当的组态以便遵守漏极及源极区222、223的导电率要求。

图2c根据其它示范具体实施例示意图示半导体装置200，其中可提供第二晶体管220b，其组态也可与以上在说明晶体管220(图2a)及晶体管220a(图2b)时所述的相同，其中可提供隔离材料204s以便有不同数量或类型的内部应力位准，例如压缩应力256c的形式，如果认为应力256c适合用来增强晶体管220b的效能的话。应了解，装置200中可同时提供如图2b及图2c所示的晶体管220a、220b以便允许基于有不同应力特性的材料204s来个别调整晶体管特性。

基本上，基于任何适当制造策略可形成如图2a至图2c所示的晶体管220、220a、220b，例如基于如以上在说明图1b时所述的工艺技术，不过，其中，在任何适当工艺阶段，可提供有所欲内部应力位准的隔离材料204s。如果隔离材料204s需要不同的应力特性，如以上在说明装置220a、220b时所述，可应用适当的掩膜及沉积计画以便提供局部有不同应力特性的材料204s。

请参考图2d至图2l，此时描述一些示范制造策略以便结合应变诱发隔离材料，至少在漏极及源极区提供三维晶体管架构。

图2d的上视图示意图示处于早期制造阶段的半导体装置200，其中标明半导体鳍片或长形半导体本体210的侧向尺寸及位置以及将会在早期制造阶段实作。在图示具体实施例中，半导体鳍片210可为连续半导体鳍片，其中彼之中央部可用作沟道区以及其上可接受如上述的栅电极结构。

图2e示意图示半导体装置200沿着图2d的截面Iie绘出的横截面图。如图示，在半导体层203中可形成半导体鳍片210，接着可装设于基板201上方，例如半导体基板及其类似者。应了解，在其它的示范具体实施例(未图示)中，层203实际上可为介电材料，例如在考虑SOI架构时为二氧化硅材料及其类似者，如以上在说明图1b的装置100时所述。在此情形下，半导体鳍片210可为形成于埋藏绝缘材料上的半导体层的其余部分。应了解，揭示于本文的原理可轻易地应用于SOI架构及块体架构，其中在进一步描述期间，它被称作在半导体层203的上半部中提供半导体鳍片210的块体架构。换言之，半导体鳍片210的定义可基于形成于半导体层203中以及有适当深度及宽度的凹处203v，以便适当地定义半导体鳍片210的侧向及垂直尺寸。此外，在此工艺阶段，可提供掩膜240，例如包含第一掩膜材料240a及第二掩膜材料240b者，以及可用来图案化半导体层203。

基于包括精密沉积及微影技术的工艺策略，可形成如图2e所示的半导体装置200以提供及图案化掩膜材料240以便得到有适当横向尺寸的掩膜特征借此定义凹处203v从而半导体鳍片210。之后，基于公认有效的蚀刻技术，可基于掩膜240来形成凹处203v，例如用在形成浅沟槽隔离时也适用的蚀刻技术，这在本领域是公认有效的。之后，凹处203v可填满介电材料，其中可以高度受应力材料的形式提供至少彼之一部分以便在半导体鳍片210中诱发所欲应变类型。为此目的，可应用任何公认有效的沉积处方，其中如上述，可利用许多工艺技术，其中在沉积时及/或在沉积态材料(materialasdeposited)的后续处理期间，可得到高应力位准。例如，基于电浆增强沉积处方，可沉积有高内部应力位准的氮化硅，其中在选择适当沉积参数时，可轻易地调整拉伸或压缩应变位准。同样，基于工艺参数，可沉积有高内部压缩应力的二氧化硅，然而在其它情形下，借由后处理(post-treat)二氧化硅材料可得到高拉伸应力，例如移除在沉积氧化硅材料期间可有意地加入的水分及其类似者。

图2f示意图示下一个制造阶段的半导体装置200。如图示，可提供应变诱发隔离材料204s以便连接至半导体鳍片210的侧壁表面区210a、210b，从而在此工艺阶段在半导体鳍片210中诱发所欲应变类型。在图示具体实施例中，可提供有适合使用拉伸应变分量256t于半导体鳍片210的内部应力位准的隔离材料204s。在其它情形下(未图示)，可提供材料204s以便诱发压缩应变分量。在图示具体实施例中，隔离材料204s沿着半导体鳍片210的整个高度延伸，然而在其它情形下，在提供栅电极结构之前或之后，可实作有任何其它适当高度位准的材料204s或在较晚期的工艺阶段例如可局部或全域调整它的高度位准。

可基于上述工艺顺序来形成如图2f所示的装置200，其中，在提供隔离材料204s后，可移除任何多余部分，例如借由蚀刻、化学机械研磨法(CMP)及其类似者，其中，例如，掩膜材料240b(图2e)可用作终止材料。在此工艺阶段，可调整材料204s的所欲高度位准，例如，借由基于蚀刻工艺来选择性地移除它的材料，同时也用该掩膜材料作为蚀刻掩膜。接下来，可移除掩膜层240(图2e)以便得到如图2f所示的组态。应了解，借由沉积该材料的另一部分可补偿任何表面不均匀度，例如隔离材料204s的凹陷转角区(它有可能在先前的加工期间产生)以及用平坦化技术移除任何多余部分，以便得到想要的平坦表面拓朴。

图2g示意图示处于以下工艺阶段的装置200：沟道区254a可应用隔离材料204s的局部凹陷，例如，这可借由提供形式为任何适当硬掩膜材料及其类似者的适当掩膜231来实现。结果，掩膜231基本上可定义待形成于沟道区254a上或中的栅电极结构的侧向位置及尺寸。为此目的，由于在较晚期的工艺阶段可形成任何侧壁间隔体结构，例如，可沉积及图案化任何适当材料或数种材料以便提供有对应至栅电极结构(或至少彼之一部分)的侧向位置及尺寸的开口的掩膜231。应了解，掩膜开口231的侧向尺寸最终可取决于与各向异性蚀刻工艺结合的沉积工艺，借此可扩充目前可用微影技术的性能。

图2h示意图示装置200沿着图2g的截面Iib绘出的横截面图。如图示，基于蚀刻掩膜231，可执行蚀刻工艺以便移除至少一部分的隔离材料204s，这可借由应用高度选择性蚀刻处方来达成。例如，基于多个公认有效的湿化学及及电浆辅助蚀刻处方，对于硅材料，可选择性地移除二氧化硅材料。同样，基于公认有效的电浆辅助或湿化学蚀刻处方，对于硅，可选择性地有效移除氮化硅材料。在此情形下，基于允许选择性地移除材料204s的一部分的任何适当材料，也可提供掩膜231。在图示具体实施例中，借由适当地控制对应蚀刻工艺，可重新调整凹处204r的深度从而半导体鳍片210在沟道区中的电气有效高度，然而在其它情形下，可实质完全移除材料204s中与半导体鳍片210侧向毗邻的暴露部分，如果认为对于半导体装置200的整体组态适当的话。基于图示装置组态，在一些示范具体实施例中，可沉积适当的栅极材料，其中掩膜231也可用作有效的沉积掩膜。亦即，可沉积适当的介电材料，例如二氧化硅、氮氧化硅及其类似者，或可基于任何适当工艺策略来形成，例如用氧化及/或任何其它表面处理，接着沉积一或更多个电极材料，例如硅、硅/锗及其类似者。应了解，在一些示范具体实施例中，栅极材料的沉积也包括沉积精密介电材料，例如高k介电材料，如上述，有可能结合习知介电材料，这取决于整体装置要求。在此情形下，也可提供适当帽盖材料，例如形式为氮化钛及其类似者的含金属材料，当在此工艺阶段需要调整栅电极结构的整体电气特性时，有可能结合功函数金属物种。

图2i的横截面图示意图示基于先前已予调整的凹处204r而有栅电极结构230形成于半导体鳍片210的中央部上方的装置200。栅电极结构230因而可包含栅极介电材料233与至少一电极材料232。此外，栅电极结构230的高度及横向尺寸实质可由基于任何适当选择性蚀刻处方可移除的掩膜231(图2h)决定。结果，栅电极结构230可形成具有半导体鳍片210的中央部的三栅极架构，因为经由侧壁表面区210a、210b及顶面210s可控制半导体鳍片210内的电流流动在对应至沟道区域的部分中的控制。应了解，凹陷204r的程度可影响半导体鳍片210在沟道区域254中的电气有效高度以及在漏极及源极区域内的半导体区域210中仍可提供掺质分布。此外，隔离材料204s在半导体鳍片210可提供所欲应变，至少在沟道区域254外，然而，借此也可有效地促进优异的晶体管特性，这随后会加以描述。

图2j的上视图示意图示根据示范具体实施例的半导体装置200，其中可提供第一晶体管220a及第二晶体管220b以便有不同的导电型，同时对于这两个晶体管可应用相同类型的隔离材料204s。如图示，第一晶体管220a可包含有任何适当数目的半导体鳍片210以便调整整体电流驱动性能，其中组态可能与以上在说明栅电极结构230(图2i)时所述相同的对应栅电极结构230a提供按照要求的电流流动控制。此外，至少侧向在栅电极结构230a外，可提供应变诱发隔离材料204s以及可诱发某一类型的应变256t，在一示范具体实施例中，可为拉伸应变。同样，第二晶体管220b可包含有适当横向尺寸及数目的半导体鳍片210以遵守要求的电流驱动性能。此外，可提供基本上组态与栅电极结构230(图2i)相同的栅电极结构230b以便提供晶体管220b所要求的电流流动特性。应了解，栅电极结构230a、230b的特性可不同，例如功函数金属物种及其类似者，如果是要实作精密高k金属栅电极结构的话，隔离材料204s因而在半导体鳍片210中也可诱发相同类型及大小实质相同的应变，如256t所示。因此，在此具体实施例中，与长度方向L垂直地起实质作用的类型相同应变256t产生晶体管220a及晶体管220b的优异效能，然而这些晶体管有不同的导电型。例如，晶体管220a可为N型沟道晶体管，而晶体管220b可为P型沟道晶体管，尽管如此，基于相同的应变分量256t仍可得到优异的效能特性，如以下在说明图4至图6时所述。

图2k示意图示装置200沿着图2j的剖面线Iik绘出的横截面图。如图示，栅电极结构230a可形成于晶体管220a中的半导体鳍片210上因而经由被栅电极结构230a覆盖的表面210s可作用于沟道区域254上。同样，栅电极结构230b可形成于半导体鳍片210的中央部上方因而通过表面210s也可控制沟道区域254内的电流流动，同时由半导体鳍片210的侧壁表面区也可得到沟道区域254的有效电流控制，如虚线所示，也如上述。

图2l示意图示半导体装置200沿着图2j的剖面线Iil绘出的横截面图。结果，在此剖面中，栅电极结构230a、230b系形成于应变诱发隔离材料204s中，其中，在图示具体实施例中，栅电极结构230a、230b可实质延伸穿过整个材料204s，然而在其它情形下，如前述，可保留材料204s在栅电极结构230a、230b下面的部分，如果认为适当的话。例如，图2i图示对应组态。因此，在此组态中，用材料204s可在与图2l的图面垂直的方向诱发有效的应变分量，从而有助于不同导电型的晶体管220a、220b的优异效能特性。

应了解，基于如图2l所示的装置组态，可用公认有效的工艺策略继续进一步的加工，例如加入漏极及源极掺杂物物种，形成侧壁间隔体结构于栅电极结构230a、230b上，执行退火工艺及其类似者，如在说明习知平面型晶体管组态时所述。结果，描述于本文的工艺技术对于习知工艺技术可提供高度的兼容性，以及也使得必需实作平面型晶体管及三维晶体管于同一半导体装置的混合组态成为有可能。

此外，在上述工艺技术中，在早期制造阶段可提供栅电极结构以便实质具有最终电气特性，借此在有实质最终组态的栅电极结构存在下，可施加进一步加工，亦即，提供漏极及源极区域，有可能结合加入应变诱发半导体合金，例如硅/锗材料及其类似者。

在其它的示范具体实施例中，如在说明图3a至图3f时所述，可提供形式为初级结构的栅电极结构，以及在较晚期的工艺阶段基于所谓取代栅极法，可调整其最终特性。

图3a的上视图示意图示包含有三维组态的晶体管320的半导体装置300。可图示处于极先进制造阶段的装置300，其中有非最终组态的栅电极结构330可形成于可实作漏极区域322及源极区域323于其中的一或更多个长形半导体本体或半导体鳍片310上方。此外，可提供至少侧向毗邻漏极及源极区域322、323的应变诱发隔离材料304s以便诱发特定类型的应变，如上述。

图3b示意图示半导体装置300沿着图3a的剖面线IIIb绘出的横截面图。如图示，装置300可包含基板301与半导体层303，其中系形成半导体鳍片310以便有适当的横向尺寸及适当的高度，也如以上在说明半导体装置200时所述。关于层303及基板301，由于是SOI架构、块体架构及其类似者，可应用如先前在说明装置200时所述的相同准则。此外，半导体鳍片310皆侧向嵌入应变诱发隔离材料304s而至少作用于半导体鳍片310的侧壁区的一部分，也如以上在说明半导体装置200时所述。此外，可提供栅电极结构330于半导体鳍片310的一部分上方以及可包含介电材料333，例如二氧化硅材料及其类似者，接着是材料332，其中至少将材料332视为将在较晚期工艺阶段要移除的占位材料(placeholdermaterial)。由以上说明可明白，在一些示范具体实施例中，也移除材料333因而被视为占位材料的一部分。此外，可提供侧壁间隔体结构334于栅电极结构330的侧壁上。为此目的，可使用任何公认有效的介电材料。此外，基于一或更多个介电材料362，至少部分地可提供接触层级360而侧向围封栅电极结构330以及也使其它装置区钝化，例如漏极及源极区域322、323(图3a)。在一些示范具体实施例中，可提供形式为对于进一步加工有适当蚀刻终止性能的材料的介电材料362，然而在其它情形下，至少可提供表面层361以便允许在下一个制造阶段选择性地移除材料304s。例如，可提供形式为基于二氧化硅的材料的表面层361，在提供形式为二氧化硅材料的隔离材料304s时，考虑到移除二氧化硅材料，其中已加入氮物种以便增强抗蚀性(etchresistivity)。

此外，可形成掩膜层311(例如，氮化硅材料及其类似者)于半导体鳍片310上，因而在较晚期的工艺阶段，可赋予鳍片310在使材料304s凹陷时的优异抗蚀性。

形成如图3a及图3b所示的半导体装置可基于任何适当工艺策略，也如以上在说明半导体装置200时所述，以便形成半导体鳍片310及栅电极结构330。不过，应了解，在图案化半导体鳍片310时已使用掩膜层311，如先前在解释掩膜材料240(图2e)时所述，然而在其它情形下，可提供专用的掩膜材料。此外，在形成栅电极结构330后，可应用任何额外工艺步骤以便形成漏极及源极区域322、323(图3a)，这可包括适当植入工艺、选择性磊晶成长技术及其类似者，有可能结合适当退火技术，其中，如有必要，漏极及源极区可加入金属硅化物。之后，例如用任何适当沉积技术可形成介电层362，其中例如用CMP及其类似者可有效移除任何多余材料。如有必要，例如借由表面处理(例如，热或电浆辅助氮化工艺及其类似者)可形成表面层361。应了解，在移除接触层级360的任何多余材料时，也可能暴露占位材料332的表面，其中可应用任何适当工艺策略。

图3c示意图示下一个制造阶段的半导体装置300。如图示，借由移除占位材料332(图3b)可形成栅极开口330o，有可能结合介电材料333。为此目的，可应用公认有效的电浆辅助或湿化学蚀刻处方以便移除图3b的材料332，其中材料333可用作蚀刻终止层。之后，应用任何公认有效的湿化学蚀刻处方可移除材料333，同时掩膜层311可保留半导体鳍片310的完整性。之后，可应用另一蚀刻工艺，例如电浆辅助蚀刻处方，以便使隔离材料304s的暴露部分凹陷以便在半导体鳍片310的暴露部分得到三维组态，同时用层311作为有效的蚀刻掩膜。此外，材料361可保留材料362的完整性，如果此材料对于用以移除材料304s的蚀刻处方不提供高度抗蚀性的话，如上述。

图3d示意图示有凹处304r形成于隔离材料304s(可用任何公认有效的蚀刻技术实现)的装置300。之后，可移除掩膜层311，这也可用湿化学蚀刻处方及其类似者实现。因此，半导体鳍片310因而可具有暴露顶面310s与暴露侧壁表面区310a、310b，从而在半导体鳍片310中可定义沟道区域354的三维组态。应了解，基于用以移除部分材料304s的蚀刻工艺的工艺参数，可轻易决定有所欲程度的凹陷304r。例如，若需要，可沿着半导体鳍片310的整个高度移除材料304s的暴露部分，如果认为适当的话。

图3e示意图示下一个制造阶段的装置300。如图示，此时可提供形式为包含栅极介电材料337的高k金属栅电极结构的栅电极结构330，有可能结合用于调整功函数的含金属材料336，接着是例如形式为铝、铝合金及其类似者的高度导电电极金属335。材料337、336及335的提供，对于材料337及/或336，可基于任何适当沉积技术(例如，化学气相沉积(CVD)、原子层沉积(ALD)及其类似者)，而材料335通常可用CVD、电化学沉积技术及其类似者提供。之后，该加工可继续以下步骤：移除彼等的多余部分，这可用CMP及其类似者实现。

图3f示意图示半导体装置300沿着图3a的剖面线IIIf绘出的横截面图。如图示，半导体鳍片310(亦即，对应至漏极及源极区域322、323的部分)皆侧向嵌入应变诱发隔离材料304s，借此在其中诱发所欲应变类型，在图示具体实施例中，用拉伸应变分量365k表示。不过，应了解，在其它情形下，压缩应变分量的诱发可借由适当地提供隔离材料304s。应了解，对应至漏极及源极区域322、323的半导体鳍片310已加入有所欲掺质分布的适当掺杂物物种以便与装置300的整体晶体管特性兼容。为了便于说明，图3f未图示任何此类掺杂物物种。此外，也如以上所示，漏极及源极区域322、323可包含应变诱发半导体合金，如先前在说明图1a的半导体装置100时所述。在一些示范具体实施例中，如图3f所示，用将会在进一步加工期间形成于接触层级360的接触结构365，可使半导体鳍片中分别对应至漏极区域322及源极区域323的个别部分电气连接。在其它情形下，半导体鳍片310的末端部分可借由半导体材料(未图示)连接。

结果，提供应变诱发隔离材料304s也可与取代栅极法兼容，其中，也如以上在说明装置200时所述，相同类型的应变诱发隔离材料可用于不同导电型的晶体管，然而在其它情形下，取决于整体装置要求与基底半导体材料的基本结晶组态，对于不同的晶体管，可提供有不同应变特性的隔离材料304s。

图4的透视图示意图示包含三维晶体管420的半导体装置400，它的组态可与以上在说明半导体装置200及300时提及的晶体管实质相同。如图示，晶体管420可包含多个半导体鳍片410或长形半导体本体，其中，为了便于说明，图4只图示半导体鳍片中的一个。此外，栅电极结构430可形成于半导体鳍片410的中央部处方及四周以便允许控制电流流动通过在源极区域423、漏极区域(未图示)之间的沟道区域454，也如上述。为了便于说明，图4不图示栅电极结构430的对应电极材料。此外，栅电极结构430可包含侧壁间隔体结构434与栅极介电材料433，例如以习知介电材料的形式，然而在其它情形下，可提供高k介电材料437，也如上述。此外，该栅电极结构可侧向嵌入接触层级460，如以上在说明半导体装置300时所述。此外，可提供应变诱发隔离材料404s以便至少侧向作用于漏极及源极区域中的半导体鳍片410上，也如以上所解释的。应了解，为了便于说明，附图省略半导体鳍片410中对应至源极区域423及部分沟道区域454的部分以便展示半导体鳍片410中基于应变诱发隔离材料404s得到的应变条件。如图示，图4定量图示方向与长度方向L垂直的应变分量。亦即，认为应变分量是沿着宽度方向W延伸，它漏极及源极区中实质存在，同时在PN接面423p处及其附近也可观察到显着程度的应变。例如，如图示，应变分量456t因此也可出现于半导体鳍片410的表面层410s以及可伸入沟道区域454，借此在沟道区域454处及其附近提供优异的应变条件，特别是在顶面410s处。结果，虽然应变分量456t不一定在沟道区域454处及其附近沿着深度方向D深深地延伸，然而仍可实现优异的晶体管效能。如上述，在一些示范具体实施例中，相同类型的受应力隔离材料可应用于不同导电型的晶体管(亦即，有三维组态的P型沟道晶体管及N型沟道晶体管)，同时这两种晶体管仍可得到优异的效能。例如，在一些示范具体实施例中，可选择半导体材料的基本结晶组态，使得，结合晶体管装置的取向，对应至长度方向或电流流动方向的晶轴不与对应至半导体鳍片410的顶面410s的晶向不同。例如，在一示范具体实施例中，电流流动方向可对应至晶轴(110)或物理等效取向，同时顶面410s可为对应至与其垂直的晶轴(其系(100)轴或物理等效轴)的(100)晶面。例如，在此情形下，该晶向可为沿着深度方向D的(100)取向。

不过，应了解，晶体管420的几何可使用任何其它结晶组态，例如借由提供不同类型的应变诱发隔离材料或选择任何适当其它结晶组态，其中P型沟道晶体管与N型沟道晶体管可同时得到效能增强。

图5示意图示三维晶体管(例如，图4的晶体管420)的静电行为的结果，其中曲线A表示N型沟道晶体管的关闭电流(offcurrent)与饱和电流，其中提供有约1Gpa的压缩应力的应变诱发隔离材料。曲线B表示有实质应力中性隔离材料的相同晶体管，同时曲线C显示受拉伸应力隔离材料的晶体管特性。如图示，可得到与有中性应力条件(neutralstressconditions)的隔离材料有关的显着改善。

图6示意图示P型沟道晶体管的结果，其中在对应至图5的晶体管中提供相同的应变诱发隔离材料。如图示，相比于中性应力条件的隔离材料(用曲线B表示)，隔离材料中对应至曲线A的压缩应力可能造成晶体管特性劣化。另一方面，基于受拉伸应力隔离材料，可得到晶体管特性的显着改善。应了解，以上所得结果系针对对应至晶体管420(图4所示)的晶体管的结晶组态及几何取向。因此，基于有高内部拉伸应力位准的隔离材料所提供的单一应变诱发机构可能造成N型沟道晶体管及P型沟道晶体管的晶体管特性显着改善。

结果，本揭示内容提供可实作三维晶体管架构于其中的制造技术及半导体装置，其中多个长形半导体本体可具有可与受应力隔离材料接触的暴露侧壁表面区。以此方式，可诱发与半导体本体的长度方向垂直的显着应变分量，然而，这对整体晶体管特性有显着影响。在一些示范具体实施例中，相同的内部受应力隔离材料可增强P型沟道晶体管及N型沟道晶体管的晶体管效能。

以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在权利要求有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出权利要求寻求保护。

Claims (8)

1.一种形成半导体装置的方法，其包含下列步骤：

在晶体管的半导体区域的漏极区及源极区中形成一或更多个半导体鳍片，利用沟道区侧向隔开该漏极区与该源极区，该一或更多个半导体鳍片在长度方向呈长形以及有侧壁及顶面；

形成与该一或更多个半导体鳍片的该侧壁的至少一部分侧向毗邻的应变诱发隔离材料，该应变诱发隔离材料在该漏极及源极区中的该一或更多个半导体鳍片中诱发与该长度方向垂直的应变；

在该应变诱发隔离材料及该一或更多个半导体鳍片上方形成掩膜，该掩膜具有对应至栅电极结构的侧向尺寸且位于该沟道区上方的开口；

执行穿过该开口的蚀刻工艺以移除该应变诱发隔离材料位于该掩膜中该开口下方的至少一部分，从而曝露该一或更多个半导体鳍片的该侧壁的至少一部分；以及

当该掩膜位于适当位置时，执行穿过该开口的至少一工艺操作以在该一或更多个半导体鳍片的周围形成至少一个栅极介电材料和电极材料。

2.根据权利要求1所述的方法，其中，形成该一或更多个半导体鳍片的步骤包括：形成该一或更多个半导体鳍片以便延伸穿过该沟道区。

3.根据权利要求1所述的方法，其中，执行穿过该开口的蚀刻工艺以移除该应变诱发隔离材料的位于该开口下方的至少一部分的步骤包括：执行穿过该开口的蚀刻工艺以移除该应变诱发隔离材料位于该开口下方的实质上所有部分，从而暴露该半导体区域的表面。

4.根据权利要求3所述的方法，其中，执行穿过该开口的蚀刻工艺以移除该应变诱发隔离材料位于该开口下方的至少一部分的步骤更包括：执行穿过该开口的蚀刻工艺以移除该应变诱发隔离材料位于该开口下方的少于全部的该应变诱发隔离材料，从而定义该应变诱发隔离材料的位于该开口下方的凹陷表面。

5.一种形成半导体装置的方法，该方法包括下列步骤：

在晶体管的半导体区域的漏极区及源极区中形成至少一个半导体鳍片，利用沟道区侧向隔开该漏极区与该源极区，该至少一个半导体鳍片在长度方向呈长形以及有侧壁及顶面；

形成位于该沟道区中且与该至少一个半导体鳍片的该侧壁的至少一部分侧向毗邻的应变诱发隔离材料，该应变诱发隔离材料在该漏极及源极区中的该至少一个半导体鳍片中诱发与该长度方向垂直的应变；

形成在该应变诱发隔离材料及该至少一个半导体鳍片上方的栅电极结构，该栅电极结构位在该沟道区上方；

形成毗邻该栅电极结构的侧壁间隔体；

移除该栅电极结构以从而定义由该侧壁间隔体所定义的栅极开口，该栅极开口暴露该应变诱发隔离材料的上表面；

执行穿过该栅极开口的蚀刻工艺以移除该应变诱发隔离材料位于该栅极开口下方的至少一部分，从而曝露该至少一个半导体鳍片的该侧壁的至少一部分；以及

形成在该栅极开口中及围绕该至少一个半导体鳍片的最终栅电极结构，该最终栅电极结构包括至少一个栅极介电材料和电极材料。

6.根据权利要求5所述的方法，其中，形成该至少一个半导体鳍片的步骤包含：形成该至少一个半导体鳍片以便延伸穿过该沟道区。

7.根据权利要求5所述的方法，其中，执行穿过该栅极开口的蚀刻工艺以移除该应变诱发隔离材料的位于该栅极开口下方的至少一部分的步骤包含：执行穿过该栅极开口的蚀刻工艺以移除该应变诱发隔离材料位于该栅极开口下方的实质上所有部分，从而暴露该半导体区域的表面。

8.根据权利要求5所述的方法，其中，执行穿过该栅极开口的蚀刻工艺以移除该应变诱发隔离材料位于该栅极开口下方的至少一部分的步骤包括：执行穿过该栅极开口的蚀刻工艺以移除该应变诱发隔离材料位于该开口下方的少于全部的该应变诱发隔离材料，从而定义该应变诱发隔离材料的位于该开口下方的凹陷表面。