CN103178812B - 一种时钟同步读操作控制信号发生器 - Google Patents

Abstract

本发明公开了一种时钟同步读操作控制信号发生器，包括：四个标准寄存器组和二个数字逻辑模块；第一标准寄存器组接收被采样时序，输出被采样时序到第一数字逻辑模块；第二标准寄存器组接收外部精准时序，输出时序一；第三标准寄存器组接收外部精准时序和被采样时序，输出时序二到第二数字逻辑模块并且直接输出外部；第四标准寄存器组接收第二数字逻辑模块输出的时序三输出时序四；第一数字逻辑模块接收进行读操作的地址和外部复位信号，其对接收时序进行判断后输出时序五到第二标准寄存器组；第二数字逻辑模块接收进行读操作的地址和复位信号，输出时序一。本发明能减小控制信号发生器面积，使控制信号发生器受工艺角，电压温度影响减小。

Description

一种时钟同步读操作控制信号发生器

技术领域

本发明涉及集成电路领域，特别是涉及一种时钟同步读操作控制信号发生器。

背景技术

现有的时钟同步读操作控制信号发生器是通过供给稳定的电流，配合电容电容充放电来保证延时，以达到产生读时序的目的。如图1所示，一种现有的时钟同步读操作控制信号发生器，通过调整电流Bias的大小以及电容Cn的尺寸来达到将输入信号IN延迟输出为OUT的目的，图2中所示的时序tpc、tsa均采用此种方法产生。但是，现有技术采用的电气元件较多，电容面积较大导致控制信号发生器面积较大，并且现有的控制信号发生器受工艺角温度及电压影响较大。

发明内容

本发明要解决的技术问题是提供一种时钟同步读操作控制信号发生器，能减小控制信号发生器面积，使控制信号发生器受工艺角，电压温度影响减小。

本发明的时钟同步读操作控制信号发生器包括：四个标准寄存器组具有计数功能，每个标准寄存器组包括至少一个标准寄存器，每个标准寄存器能受输入时序上升沿触发计数，其输出时序随着寄存器个数变化分频(例如：若有两个寄存器，则输出时序为输入时序的二分频)；

二个数字逻辑模块能对标准寄存器组输出时序进行与、或和非判断；

第一标准寄存器组接收被采样时序，输出被采样时序到第一数字逻辑模块；

第二标准寄存器组接收外部精准时序，输出时序一，其中被采样时序高电平宽度大于等于一个外部精准时序周期；

第三标准寄存器组接收外部精准时序和被采样时序，输出时序二到第二数字逻辑模块并且直接输出外部；

第四标准寄存器接收第二数字逻辑模块输出的时序三输出时序四；

第一数字逻辑模块接收进行读操作的地址和外部复位信号，其对接收时序进行判断后输出时序五到第二标准寄存器组；

第二数字逻辑模块接收进行读操作的地址和复位信号，输出时序一。

本发明采用数字电路标准单元库来综合生成所需的时序电路，较现有技术中采用电流对电容充放电产生时序的电路，面积减少90％(电容所占面积较大)，且采用数字电路标准单元库受工艺角，温度及电压影响较小。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是一种现有的时钟同步读操作控制信号发生器。

图2是图1所示发生器产生时序的示意图。

图3是本发明的时钟同步读操作控制信号发生器一实施例示意图。

图4是图3所示读操作控制信号发生器产生时序的示意图。

图5是本发明的时钟同步读操作控制信号发生器应用于NVM/flash的流程示意图。

附图标记说明

Pclk是外部时序

Rclk是外部精准时序

Aclk是被采样时序

Itim<1:0>是读操作的地址

Rst是复位信号

Logica是第一数字逻辑模块

Logicb是第二数字逻辑模块

Cycle1、Cycle2是工作周期

Tpccountera是第一标准寄存器组

Tpccounterb是第二标准寄存器组

Tsacountera是第三标准寄存器组

Tsacounterb是第四标准寄存器组

Saeq是时序一

Saen是时序二

Saen2b是时序三，是输出时序Saen2前一级的中间信号

Saen2是时序四。

Saeqb是时序五，是输出时序Saeq前一级逻辑模块的中间信号

具体实施方式

如图3所示，本发明的时钟同步读操作控制信号发生器一实施例，包括：四个标准寄存器组具有计数功能，(第一至第三标准寄存器组包含3个标准寄存器，第四标准寄存器组包含4个标准寄存器)，每个标准寄存器能受输入时序上升沿触发计数，其输出时序随着寄存器个数变化分频；

二个数字逻辑模块能对标准寄存器组输出时序进行或非判断；

第一标准寄存器组Tpccountera接收被采样时序Aclk，输出时序Aclk到第一数字逻辑模块Logica；

第二标准寄存器组Tpccounterb接收外部精准时序Rclk，输出时序一Saeq，其中被采样时序高电平宽度大于等于一个外部精准时序周期；

第三标准寄存器组Tsacountera接收外部精准时序Rclk和被采样时序Aclk，输出时序二saen到第二数字逻辑模块Logicb并且直接输出外部；

第四标准寄存器组Tsacountera接收第二数字逻辑模块Logicb输出的时序三saen2b输出时序四Saen2；

第一数字逻辑模块Logica接收进行读操作的地址和外部复位信号，其对接收时序进行判断后输出时序五saeqb到第二标准寄存器组Tpccounterb；

第二数字逻辑模块Logicb接收进行读操作的地址Itim<1:0>和复位信号Rst，输出时序一Saeq。

第一标准寄存器组Tpccountera接收时序Aclk高电平被Pclk采样后将产生信号输出到第一个数字逻辑模块Logica，当输入地址Itim<1:0>＝00、时序Rst＝0和Aclk＝1时，第一数字逻辑模块Logica产生时序输出到第二标准寄存器组Tpccounterb，第二标准寄存器组Tpccounterb接收外部精准时序Rclk＝1时输出时序一Saeq；当输入地址Itim<1:0>＝00、时序Rst＝0和Aclk＝1时，经过第二标准寄存器组Tpccounterb和第二数字逻辑模块Logicb的信号输出到第四标准寄存器组Tsacounterb，输出时序四Saen2；Rclk通过第三标准寄存器组Tsacountera精准采样Aclk后输出时序二Saen。

如图4所示，由Pclk延迟tacs(3ns＜tacs＜10ns)产生精准时序Rclk(由外部提供)。时序Aclk高电平宽度大于等于一个Pclk周期，且时序Aclk上升沿同时序Pclk上升沿同步，以Rclk上升沿采样Aclk高电平启动读操作；Saeq高电平宽度tpc为一个(或两个)Rclk周期；Saeq上升沿的同时Saen2置0，且Saeq下降沿到Saen2上升沿为半个(或一个半)Rclk周期，本段时间为tsa。

如图5所示，本发明应用于NVM/flash的示意图。Saeq时序生成：Saeq＝0，Rst＝0，输入一个精准参考时序Rclk，Rclk上升沿到来时采样Aclk；其中Aclk上升沿较Rclk上升沿早tacs，Tpccounter＝0(第一标准寄存器组Tpccountera＝0，第二标准寄存器组Tpccounterb＝0)，Saeq＝0；地址Itim<0>＝1；第一标准寄存器组Tpccountera得出结果为1时，第一逻辑模块判断1成功后，输出至第二标准寄存器组Tpccounterb；

结果是1时，Saeq＝1，第二标准寄存器组Tpccounterb计数至2；再由第二数字逻辑模块Logicb对第三标准寄存器组Tsacountera进行1判断得出结果为1时返回第一标准寄存器组Tpccountera＝0，第二标准寄存器组Tpccounterb＝0，Saeq＝0；输出Saeq＝1，第一，二标准寄存器组归零，产生时序Saeq；

Saen2时序生成流程原理与saeq一致。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (1)

1.一种时钟同步读操作控制信号发生器，其特征是，包括：四个标准寄存器组，每个标准寄存器组均具有计数功能，每个标准寄存器组包括至少一个标准寄存器，每个标准寄存器能受输入时序上升沿触发计数，每个标准寄存器组输出时序能根据寄存器数量变化分频；

二个数字逻辑模块，每个数字逻辑模块能对标准寄存器组输出时序进行与、或和非判断；

第一标准寄存器组接收被采样时序，输出被采样时序到第一数字逻辑模块；

第二标准寄存器组接收外部精准时序，输出时序一，其中被采样时序高电平宽度大于等于一个外部精准时序周期；

第三标准寄存器组接收外部精准时序和被采样时序，输出时序二到第二数字逻辑模块，并且第三标准寄存器组将时序二直接输出外部；

第四标准寄存器接收第二数字逻辑模块输出的时序三输出时序四；

第一数字逻辑模块接收进行读操作的地址和复位信号,其对被采样时序进行判断后输出时序五到第二标准寄存器组；

第二数字逻辑模块接收进行读操作的地址和复位信号，输出时序一。