CN103177758A

CN103177758A - 半导体存储装置

Info

Publication number: CN103177758A
Application number: CN2011104345727A
Authority: CN
Inventors: 矢野胜
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2013-06-26
Anticipated expiration: 2031-12-22
Also published as: CN103177758B

Abstract

一种减低施加于存储器阵列上的字元线的电场，并减低晶片面积的快闪存储器100，包括：存储器阵列110；字元线解码器120，配置于存储器阵列110的列方向端部，根据位址信号选择存储器阵列内的特定存储器块，并将选择信号输出给被选择的存储器块；以及字元线驱动电路130，包括开关电路，配置于存储器阵列110A与110B之间，根据选择信号切换对记忆胞的操作电压的供给；以及升压电路，升压选择信号。字元线解码器120具有传送选择信号的配线WR(i)，配线WR(i)连接至字元线驱动电路130的开关电路。

Description

半导体存储装置

技术领域

本发明系有关于一种半导体存储装置，特别系有关于一种NAND型的快闪存储器的字元线的驱动方式。

背景技术

快闪存储器做为储存装置，可广泛地运用于数位相机、智慧型手机等电子装置中。在市场中，越来越重视快闪存储器的小型化、大容量化、高速存取及低耗电等需求。

NAND型的快闪存储器包括于行列方向配置包含复数NAND闸串列的存储器阵列所构成，NAND闸串列包括串联的复数记忆胞与耦接其两端之选择晶体管所构成。

传统上，对存储器进行数据的写入时，会对记忆胞基底的P井、漏极及源极施加0V的电压，对控制闸施加高电位的写入电压Vpgm(例如20V)。在进行删除动作时，则对控制闸施加0V的电压，对P井施加高电压(例如20V)，来删除存储器块上的数据。而在进行读出动作时，则对选择记忆胞的控制闸施加0V的电压，对其他记忆胞的控制闸施加比电源电压Vcc高的电压Vread。因此，快闪存储器于运作时需产生比电源电压Vcc高的不同电压，并透过字元线将这些电压施加于记忆胞。

将电压升压的其中一种方法是利用充电帮浦。而当字元线解码器具备充电帮浦时，会因为电容而使得字元线解码器的体积大幅增加。为了解决这个问题，专利文献1揭露了一种未使用充电帮浦来缩小布局面积的字元线解码器。此字元线解码器可自我升压以启动(enable)字元线的字元线启动信号，抑制字元线启动信号的电压下降。

而使用充电帮浦升压写入电压Vprm或Vread时，NMOS晶体管的临界电压会因本体效应而增加，而难以充分地升压。专利文献2的字元线解码器为了处理这样的问题，在不同的时间点施加电压至连接到字元线的传输晶体管(pass-transistor)的栅极与漏极，藉由传输晶体管的自我升压来防止操作电压的下降，进而缩小电路面积。

[专利文献1]特开2002-197882号公报

[专利文献2]特开2006-107701号公报

然而，现有的快闪存储器的字元线解码器仍有以下问题。图1A揭露一种现有的快闪存储器的字元线解码器的布局。存储器阵列10列方向上的一端配置了字元线解码器及位准移位器(以下合称字元线解码器20)与字元线驱动电路22，在行方向上的一端配置了页面缓冲器30。在此例中，存储器阵列10被分割为2个存储器阵列。字元线解码器20因应位址信号供给选择的字元线与非选择的字元线所需要的操作电压。操作电压分别是于进行数据写入时供给选择的字元线的写入电压Vpgm、供给非选择的字元线传输电压；于进行读出动作时供给选择的字元线的接地电压，供给非选择的字元线的读出电压Vread。

字元线驱动电路22包括传输晶体管，用以将来自字元线解码器20的操作电压传送至记忆胞的栅极，并藉由导通传输晶体管将操作电压供给对应的记忆胞。字元线驱动电路22藉由对传输晶体管的栅极施加高电压来抑制操作电压的降低。

如图1A所示的布局中，连接字元线驱动电路22的字元线WL必须横跨存储器阵列10的列方向来配线。字元线WL在进行写入动作时需施加高的写入电压Vpgm(例如20V)，当字元线WL的负荷容量(RC)增大，该电压到达字元线末端需花费更多的时间。另外，为了将写入电压Vpgm传送至末端的记忆胞，必须施加一高的写入电压Vpgm于字元线写入，大幅增加了耗电。另若为了使字元线WL的配线阻抗下降而确保一定的配线宽度，存储器阵列就很难缩小。

另一方面，字元线驱动电路22的传输晶体管由N通道MOS晶体管构成，为了抑制写入电压Vpgm的临界电压下降，必须对栅极施加大于写入电压Vpgm的电压，因此为了提升栅极氧化层的耐压，必须增加栅极氧化膜的厚度(例如)，结果使得晶体管增大，字元线驱动电路22的电路面积也随之增大。另外，字元线驱动电路22若以狭窄的间隙配置，邻接的传输晶体管间容易产生闩锁(latch-up)现象，所以传输晶体管间必须有适当的间隔，但同时亦会使晶片的面积增大。

图1B系显示另一现有的快闪存储器布局。在本例中，存储器阵列的左右两侧配置了字元线解码器20A、20B、字元线驱动电路22A、22B。字元线解码器20A及字元线驱动电路22A为存储器阵列10A而动作，字元线解码器20B及字元线驱动电路22B为存储器阵列10B而动作。下方的页面缓冲器30A进行奇数位线的数据读出或写入，上方的页面缓冲器30B进行偶数位线的数据读出或写入。

如图1B所示的布局中，虽然字元线WL列方向的配线长度可缩短为图1A时的一半，但相对地，存储器阵列的两侧就必须分别配置字元线解码器与字元线驱动电路，亦会造成晶片面积增大。

本发明的目的系为了解决上述现有技术的问题，提供一种半导体存储装置，能够降低施加于存储器阵列上字元线的电场，并且减少包括存储器阵列及周边电路的晶片面积。

发明内容

本发明的半导体存储装置，包括：存储器阵列，由复数单元组配置而成，该单元组系电性可改写的记忆胞串联而成；字元线解码器，根据位址信号选择存储器阵列内特定的存储器块，输出选择信号给被选择的存储器块；以及字元线驱动电路，包括根据该选择信号切换对记忆胞供给操作电压的开关电路，以及升压该选择信号的升压电路。该开关电路包括因应该操作电压而将该选择信号自我升压的晶体管。

较佳的实施例是该开关电路包括复数传输晶体管，用以将该操作电压传送给记忆胞之栅极，该复数传输晶体管之栅极被供给该选择信号，该复数的传输晶体管因应该操作电压的供给而将该选择信号自我升压。较佳的实施例是该字元线驱动电路配置于延伸于列方向上的第1及第2存储器阵列之间，且该字元线驱动电路为该第1及第2存储器阵列所共用。

较佳的实施例是该升压电路包括被预充至电源电压以上的节点，以及栅极连接至该节点的升压晶体管，该升压晶体管因应该选择信号供给至漏极而提升该节点的电位。较佳的实施例是该字元线解码器包括升压电路，将升压至比电源电压高的选择信号供给该字元线驱动电路。较佳的实施例是该字元线解码器包括驱动该单元组的位线选择晶体管与源极选择晶体管的驱动电路。

较佳的实施例是该存储器阵列于列方向上分割为2，该字元线驱动电路配置于分割的存储器阵列之间，该字元线解码器配置于该存储器阵列的一者的端部，该字元线解码器包括传送该选择信号的配线层，该配线层由该字元线解码器延伸至该字元线驱动电路，在列方向上横跨该存储器阵列的一者。较佳的实施例是字元线由该字元线驱动电路延伸至各自的存储器阵列上。

根据本发明，系藉由晶体管的自我升压来对字元线驱动电路的选择信号升压，与现有技术相比，可降低施加于晶体管的电压，并可将晶体管缩小。再者，比起现有技术，使用自我升压能减少电荷帮浦等升压电路，可缩小字元线驱动电路的布局面积或是字元线解码器的布局面积。再者，也不需考虑电荷升压的本体效应而对选择信号进行必要以上的升压。另外，将字元线驱动电路配置于列方向的存储器阵列间，可减短来自字元线驱动电路的配线长度以减低负荷，另一方面，也减低了选择信号的电场对存储器阵列的影响。

附图说明

图1A、图1B系说明现有快闪存储器的布局。

图2系说明本发明的快闪存储器的布局。

图3系字元线解码器及字元线驱动电路的构造方块图。

图4系显示NAND闸串列架构的电路图。

图5系本发明实施例字元线驱动电路的构造图。

图6系本发明实施例的字元线驱动电路的升压电路构造图。

图7系说明本发明实施例的字元线驱动的动作的时序图。

图8A、图8B系本发明的字元线驱动电路的其他布局图。

主要元件符号说明：

100～快闪存储器；

10、10A、10B、110、110A、110B、110C、110D～存储器阵列；

120、20、20A、20B～字元线解码器；

122-0、122-1～块选择电路；

124～位准移位器；

126-0、126-1～SGS/SGD驱动电路；

130、130A、130B、22、22A、22B～字元线驱动电路；

132、132-0、132-1、132A、132A-0、132A-1、132B、132B-0、132B-1～开关电路；

134～升压电路；

140、30、30A、30B、～页面缓冲器；

Ax～位址信号；

BST～位线选择晶体管；

BLK(0)、BLK(1)...BLK(m)～存储器块；

C～控制信号；

GBL0、GBL1...GBLn-1、GBLn～位线；

GWL～操作电压；

LPVBST～信号；

LPVBST_1～节点；

MC0、MC1...MC31～记忆胞；

NU～单元组；PASSV、PASSV(0)、PASSV(1)、PASSV_INT～选择信号；

PTR～传输晶体管；

SGD、SGD_01、SGS(0)、SGS(1)～栅极选择信号；

SL～共通源极线；

SST～源极选择晶体管；

TR1～第1晶体管；

TR2～第2晶体管；

Vcc～电源电压；

Vpass～传输电压；

Vpgm～写入电压；

VXD～第1晶体管栅极信号；

WD、WR(i)、WS～金属配线；

WL0、WL1...WLn～字元线；

WL_SEL～选择字元线；

WL_USEL～非选择字元线。

具体实施方式

接着，参照图式说明本发明的实施例。本发明中较佳的实施例系以NAND型的快闪存储器为例。在图式中，为了易于了解而强调存储器各部位，因此图式与实际装置的比例并不相同。

图2系本发明实施例的快闪存储器的概略布局架构。如图2所示，快闪存储器100包括至少分割为2个存储器阵列110A、110B的存储器阵列110；配置于存储器阵列110的列方向端部的字元线解码器及位准移位器(以下合称字元线解码器120)；配置于存储器阵列110A与110B之间的字元线驱动电路130；配置于存储器阵列110的行方向，感测位线读出的数据或保持写入的数据，具有感测放大器的页面缓冲器140。然而，在此虽未图示，但快闪存储器100还包括与外部进行资传输的输出入缓冲器、根据外部的指令控制各部的控制器等。

存储器阵列110A、110B在行方向分割为复数的存储器块BLK(0)、BLK(1)、…、BLK(m)，各存储器块的构成包含数页。图4系显示形成于存储器块内的NAND闸串列的架构的电路图。在1页内，在行方向形成复数条由复数记忆胞串联而成的NAND闸串列(以下称单元组NU)。图4所示的例子中，1个单元组NU包括串联的32个记忆胞MCi(i＝0、1、…、31)以及连接于两端的位线选择晶体管BST与源极选择晶体管SST。位线选择晶体管BST的漏极连接至对应的1条位线GBL，源极选择晶体管SST连接至共通源极线SL。记忆胞MCi的控制栅极对应字元线WLi。位线选择晶体管BST、源极选择晶体管SST的栅极对应平行于字元线WLi延伸的选择栅极线SGD、SGS。

记忆胞典型上具有MOS构造，包括N型扩散区的源极/漏极、形成于源极/漏极间的通道上的穿隧氧化层、形成于穿隧氧化层上的浮动栅极、形成于浮动栅极上的介电层、以及形成于介电层上控制栅极。一般来说，浮动栅极没有电荷累积时，数据为「1」，临界电压为负，记忆胞为常开。浮动栅极有电荷累积时，数据为「0」，临界电压平移为正，记忆胞为常闭。

图3系字元线解码器120及字元线驱动电路130的构造方块图。然而，在此为了说明方便，假设1个存储器块由存储器阵列110A、110B左右1页(共2页)所构成，图3中显示邻接的两个存储器块BLK(0)、BLK(1)。

字元线解码器120包括根据位址信号Ax选择存储器块的块选择电路122、根据控制器(未绘示)的控制信号C产生所需的操作电压的位准移位器124、连接至位线选择晶体管BST与源极选择晶体管SST的栅极，并供给栅极选择信号SGS/SGD的SGS/SGD驱动电路126。

字元线解码器120根据位址信号Ax及控制信号C，利用位准移位器124产生供给对应字元线WL(0：31)的操作电压GWL(0：31)。也就是说，于数据写入时，供给选择字元线写入电压Vpgm(例如20V)，供给非选择字元线传输电压(例如10V)，于进行读出动作时，供给选择字元线接地电位，供给非选择字元线读出电压Vread(例如4.5V)。

块选择电路122-0在例如存储器块BLK(0)被选择时，将选择信号PASSV(0)传送至字元线驱动电路130的开关电路132-0。选择信号PASSV(0)具有被位准移位器124升压至电源电压Vcc以上的电压(例如10V)。而SGS/SGD驱动电路126-0对块BLK(0)的位线选择晶体管BST及源极选择晶体管SST供给升压至5～6V左右的栅极选择信号SGS/SGD。同样地，块BLK(1)被选择时，块选择电路122-1将选择信号PASSV(1)供给字元线驱动电路130的开关电路132-1。SGS/SGD驱动电路126-1对块BLK(1)的位线选择晶体管BST及源极选择晶体管SST供给升压至5～6V左右的栅极选择信号SGS/SGD。其中，如图所示，SGS/SGD驱动电路126-0与126-1传送给位线选择晶体管BST的栅极选择信号SGD_01是共通的。

在此，参照图2，系以第i个存储器块的字元线解码器120与字元线驱动电路130(i)的配线布局为例。字元线解码器120的第i个块选择电路120-i透过延伸于存储器阵列110B上的金属配线WR(i)连接至字元线驱动电路130的开关电路132-i。此金属配线WR(i)传送选择信号PASSV(i)。。而延伸于存储器阵列110A、110B列方向上的金属配线WD/WS传送来自SGS/SGD驱动电路126-i的栅极选择信号SGD/SGS。其中，金属配线WD/WS不接触字元线驱动电路130，在列方向上横跨整个存储器阵列。

图5系字元线驱动电路的开关电路的构造图。如图5所示，字元线驱动电路130-0的左侧形成与存储器阵列110A的记忆胞连接的开关电路132A-0，右侧形成与存储器阵列110B的记忆胞连接的开关电路132B-0。同样地，字元线驱动电路130-1的左侧形成开关电路132A-1，右侧形成开关电路132B-1。各开关电路132A-0、132B-0、132A-1、132B-1构造相同，因此仅说明开关电路132A-0。

开关电路132A-0包括复数个N通道的传输晶体管，连接至单元组NU的字元线WL(0)～WL(31)。这些传输晶体管的各个栅极共通被供给来自字元线驱动电路130-0的选择信号PASSV_INT。选择信号PASSV_INT是因应字元线解码器120的选择信号PASSV而生成的信号，因此，当存储器块被选择时，选择信号PASSV_INT具有能够充分导通传输晶体管的电压，使得来自字元线解码器120的操作电压GWL(0:31)能传送至对应的字元线WL(0:31)。另一方面，当存储器块不被选择时，选择信号PASSV为非动作位准(L位准)，因此选择信号PASSV_INT也为非动作位准，传输晶体管不导通。

图6系字元线驱动电路130的架构电路图。字元线驱动电路130具有被选择信号PASSV_INT切换的开关电路132，及因应选择信号PASSV将节点升压的升压电路134。升压电路134包括高耐压的N通道第1晶体管TR1、栅极连接至晶体管TR1的高耐压N通道第2晶体管TR2。操作时，第1晶体管TR1的栅极接收被升压至较电源电压Vcc(例如3V)高的电位Vp的信号VXD，当漏极被施加具等同电位Vp的信号LPVBST时，连接至源极的节点LPVBST_1就会产生Vp-Vt(Vt为晶体管TR1的临界电压)的电位。

第2晶体管TR2的栅极连接节点LPVBST_1，漏极被供给来自字元线解码器120的选择信号PASSV，源极连接至开关电路132的各晶体管PTR的栅极。节点LPVBST_1产生Vp-Vt的电压，当第2晶体管的漏极被施加比Vp-Vt的电压大的选择信号PASSV时，藉由晶体管TR2的栅极/漏极间容量结合，节点LPVBST_1会自我升压。第2晶体管TR2藉由自我升压的栅极电压而导通，因此不需使选择信号PASSV的电压下降即可产生选择信号PASSV_INT。

开关电路132中，各传输晶体管PTR的栅极被施加选择信号PASSV_INT，当漏极被施加操作电压GWL(例如写入电压Vpgm)时，连接至传输晶体管PTR栅极的选择信号PASSV_INT自我升压。因此，不会发生因传输晶体管PTR导致的电压下降，就可将操作电压传达至对应的字元线。

图7系说明本实施例的字元线驱动电路写入时的动作之时序图。首先，在时间点t1，第1晶体管TR1的栅极被施加升压至例如6V的信号VXD，接着在时间点t2，第1晶体管TR1的漏极被施加升压至例如6V的信号LPVBST。藉此，节点LPVBS_1被预充至6V-Vt。接着，在时间点t3，当第2晶体管TR2的漏极被施加作为选择信号PASSV的写入电压Vpgm(例如16V)，节点LPVBS_1就自我升压(6V-Vt+Boost)。藉此，不需降低写入电压Vpgm，升压电路134就能供给与写入电压Vpgm相等的电压的选择信号PASSV_INT至开关电路132。

接着，在时间点t4，藉由将信号LPVBST下降至Vcc，节点LPVBST_1透过第1晶体管TR1放电至电压Vcc。接着，在时间点t5，操作电压GWL被施加至传输晶体管PTR的漏极。也就是说，选择字元线WL_SEL被接连着施加传输电压Vpass与写入电压Vpgm，非选择字元线WL_USEL被施加传输电压Vpass。传输电压Vpass(例如10V)。因应施加于传输晶体管PTR的操作电压GWL，选择信号PASSV_INT自我升压至Vpgm+Boost。藉此，传输晶体管PTR被强力地导通，操作电压GWL传送至对应的字元线。之后，也依同样的方式进行下一个操作。在进行读出动作时，虽然非选择字元线被供给比电源电压Vcc大的读出电压(例如4.5V)，亦依照同样的方式进行操作。

根据本实施例，将来自升压电路134的选择信号PASSV_INT施加至传输晶体管PTR的栅极，将操作电压GWL施加至漏极，藉此利用栅极/漏极及源极间的容量结合来使选择信号PASSV_INT自我升压，因此能将施加至传输晶体管PTR的电压降低至比现有的不使用自我升压而直接在选择晶体管的栅极/源极间施加的大电压低，也能够缩小传输晶体管PTR，使开关电路132的电路面积减低。另外，也能够比现有的更加地降低施加于字元线的升压电压。

在上述实施例中，虽1个字元线解码器120配置给存储器阵列110的全部存储器块BLK(0)…BLK(m)，但也可以配置复数个字元线解码器给每个存储器块。在这个情况下，可根据位址信号，将特定的字元线解码器从复数的字元线解码器中选出。

另外，上述实施例中，字元线驱动电路130虽配置于列方向的2个存储器阵列110A与110B之间，但并不限定于此，可以如图8A所示，将字元线驱动电路130配置于存储器阵列110的单侧。也可如图8B所示，分割出存储器阵列110A、110B、110C、110D，将复数的字元线驱动电路130A、130B配置于列方向上分割的存储器阵列间。

以上虽说明了本发明较佳的实施例，但本发明并不限定于特定的实施例，在符合本发明权利要求范围的要旨的范围内，可做各种变形、变更。

Claims

1.一种半导体存储装置，其特征在于，所述的半导体存储装置包括：

存储器阵列，由复数单元组配置而成，所述的单元组系电性可改写的记忆胞串联而成；

字元线解码器，根据位址信号选择存储器阵列内特定的存储器块，输出选择信号给被选择的存储器块；以及

字元线驱动电路，包括根据所述的选择信号切换对记忆胞供给操作电压的开关电路，以及升压所述的选择信号的升压电路；

其中所述的开关电路包括因应所述的操作电压而将所述的选择信号自我升压的晶体管。

2.如权利要求1所述的半导体存储装置，其特征在于，所述的开关电路包括复数传输晶体管，用以将所述的操作电压传送给记忆胞的栅极，所述的复数传输晶体管的栅极被供给所述的选择信号，所述的复数的传输晶体管因应所述的操作电压的供给而将所述的选择信号自我升压。

3.如权利要求1或2所述的半导体存储装置，其特征在于，所述的字元线驱动电路配置于延伸于列方向上的第1及第2存储器阵列之间，且所述的字元线驱动电路为所述的第1及第2存储器阵列所共用。

4.如权利要求1所述的半导体存储装置，其特征在于，所述的升压电路包括被预充至电源电压以上的节点，以及栅极连接至所述的节点的升压晶体管，所述的升压晶体管因应供给至漏极的所述的选择信号而提升所述的节点的电位。

5.如权利要求1所述的半导体存储装置，其特征在于，所述的字元线解码器包括升压电路，将升压至比电源电压高的选择信号供给所述的字元线驱动电路。

6.如权利要求1所述的半导体存储装置，其特征在于，所述的字元线解码器包括驱动所述的单元组的位线选择晶体管与源极选择晶体管的驱动电路。

7.如权利要求1所述的半导体存储装置，其特征在于，所述的存储器阵列于列方向上分割为2，所述的字元线驱动电路配置于分割的存储器阵列之间，所述的字元线解码器配置于所述的存储器阵列的一者的端部，所述的字元线解码器包括传送所述的选择信号的配线层，所述的配线层由所述的字元线解码器延伸至所述的字元线驱动电路，在列方向上横跨所述的存储器阵列的一者。

8.如权利要求7所述的半导体存储装置，其特征在于，字元线由所述的字元线驱动电路延伸至各自的存储器阵列上。