[go: up one dir, main page]

CN103137686B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103137686B
CN103137686B CN201110377035.3A CN201110377035A CN103137686B CN 103137686 B CN103137686 B CN 103137686B CN 201110377035 A CN201110377035 A CN 201110377035A CN 103137686 B CN103137686 B CN 103137686B
Authority
CN
China
Prior art keywords
region
fin
area
channel region
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110377035.3A
Other languages
English (en)
Other versions
CN103137686A (zh
Inventor
三重野文健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN201110377035.3A priority Critical patent/CN103137686B/zh
Priority to US13/552,446 priority patent/US8518781B2/en
Priority to US13/897,171 priority patent/US8716764B2/en
Publication of CN103137686A publication Critical patent/CN103137686A/zh
Application granted granted Critical
Publication of CN103137686B publication Critical patent/CN103137686B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/051—Manufacture or treatment of FETs having PN junction gates
    • H10D30/0512—Manufacture or treatment of FETs having PN junction gates of FETs having PN homojunction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及半导体器件及其制造方法。根据本发明的鳍片式半导体器件，包括：在衬底上形成的鳍片，所述鳍片具有由半导体材料形成的半导体层；以及在衬底上形成的围绕所述鳍片的绝缘材料层，所述绝缘材料层的厚度小于所述半导体层的高度；其中，所述半导体层具有：源区部分和漏区部分；在源区部分和漏区部分之间的第一区域、第二区域和第三区域，并且所述第二区域和所述第三区域分别用作对所述沟道区进行控制的第一沟道控制区和第二沟道控制区。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及半导体器件及其制造方法。
背景技术
随着半导体技术的持续发展，器件的关键尺寸不断降低。在此趋势下，提出了鳍片式半导体器件，诸如鳍片式晶体管(FinFET)。现今，鳍片式半导体器件广泛用在存储器和逻辑器件领域中。
而随着鳍片式半导体器件技术的不断发展，工艺过程越来越复杂。因此，JFET或MESFET日渐成为对于MOSFET替代选择，因为其制备工艺相对MOSFET简单。
因此，存在对鳍片式JFET或MESFET及其制造方法的需求。针对此，发明人提出了新颖的富有创造性的半导体器件及其制造方法。
发明内容
本发明的发明人注意到，如果可以提高器件中载流子的迁移率，则可以降低对鳍片尺寸的日益紧张的要求。
本发明的目的之一在于：至少减轻或解决上述的一个或更多个问题。
本发明一个实施例的目的在于：提高鳍片式半导体器件中载流子的迁移率，从而降低对器件尺寸的要求。
根据本发明一个方面，提供了一种鳍片式半导体器件，包括：在衬底上形成的鳍片，所述鳍片具有由半导体材料形成的半导体层；以及在衬底上形成的围绕所述鳍片的绝缘材料层，所述绝缘材料层的厚度小于所述半导体层的高度；其中，所述半导体层具有：源区部分和漏区部分；在源区部分和漏区部分之间的第一区域、第二区域和第三区域，并且所述第一区域至少形成在所述鳍片的未被所述绝缘材料层覆盖的部分中的半导体层的露出表面中；所述第二区域为所述半导体层在所述源区部分和漏区部分之间的部分中除所述第一区域以外的部分，所述第二区域具有第一导电类型；所述第三区域至少形成在所述第一区域的露出的表面中，并具有第一导电类型，而所述第一区域中除所述第三区域以外的部分被形成为沟道区；所述沟道区与所述源区部分和漏区部分邻接，且所述沟道区与所述源区部分和漏区部分具有与所述第一导电类型相反的第二导电类型，并且所述沟道区将所述第二区域与所述第三区域分隔开，并且所述第二区域和所述第三区域分别用作对所述沟道区进行控制的第一沟道控制区和第二沟道控制区。
优选地，所述半导体器件进一步包括：用于鳍片的栅极，所述栅极从所述第二沟道控制区的外侧与所述第二沟道控制区邻接，所述栅极形成在所述绝缘材料层之上。
优选地，所述第二区域具有下端部分和从所述下端部分向上突出的上端部分，并且所述下端部分基本在所述绝缘材料层的上表面之下。
优选地，所述第一区域形成在所述第二区域的下端部分的上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
优选地，所述沟道区形成在所述第二区域的下端部分上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
优选地，所述第三区域至少与所述沟道区的沿着沟道方向的两个侧面邻接。
优选地，所述第一沟道控制区和所述第二沟道控制区能够用于对所述沟道区提供反向偏置。
优选地，所述鳍片还包括在所述半导体层上的硬掩模。
优选地，所述绝缘材料层的厚度T对所述半导体层的高度Hsemi与所述厚度的差的比值T/(Hsemi-T)为3～5。
优选地，所述第二沟道控制区的下端向下延伸越过所述绝缘材料层的上表面。
优选地，所述第一沟道控制区具有倒T形形状，并且所述沟道区具有形或形形状，或者，所述沟道区具有“几”字形或Ω形形状。
优选地，所述衬底中还形成有与所述第一沟道控制区邻接的具有与所述沟道区相反的导电类型的区域，以向第一沟道控制区提供电源。
优选地，所述半导体器件还包括从所述源区部分和漏区部分外延生长的半导体材料部分，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。
优选地，所述半导体器件还包括：栅极间隔物，其位于栅极的与源区部分和漏区部分相邻的两侧。
优选地，所述半导体器件包括两个或更多个所述鳍片，所述两个或更多个所述鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。
根据本发明另一方面，提供了一种制造半导体器件的方法，包括：提供衬底，在所述衬底的表面上形成有鳍片，所述鳍片具有由具有第一导电类型的半导体材料形成的半导体层；在衬底上形成围绕所述鳍片的第一绝缘材料层，所述第一绝缘材料层的厚度小于所述半导体层的高度；对所述半导体层的露出的表面引入能够赋予第二导电类型的第一掺杂剂，以使得至少在所述鳍片的未被所述第一绝缘材料层覆盖的部分中的半导体层的露出表面中形成具有第二导电类型的第一区域，所述半导体层中除所述第一区域以外的部分作为第二区域，所述第二区域具有第一导电类型，所述第二导电类型与所述第一导电类型相反；形成用于所述鳍片的伪栅以包覆所述鳍片的与待形成的沟道区对应的部分，其中所述伪栅形成在所述第一绝缘材料层之上；在衬底上形成第二绝缘材料层以至少覆盖所述鳍片的露出部分并露出伪栅的顶部表面；去除所述伪栅，以露出所述鳍片中所述第一区域的被伪栅所包覆的部分；以及对第一区域的露出部分的表面引入能够赋予第一导电类型的第二掺杂剂，以使得在所述第一区域的露出表面中形成具有第一导电类型的第三区域，其中，所述第一区域中的除所述第三区域以外的部分被形成为所述沟道区，所述沟道区将所述第二区域与所述第三区域分隔开，所述沟道区具有第二导电类型，其中，所述第二区域用于提供对所述沟道区进行控制的第一沟道控制区，而所述第三区域用作对所述沟道区进行控制的第二沟道控制区。
优选地，所述第二区域具有下端部分和从所述下端部分向上突出的上端部分，并且所述下端部分基本在所述绝缘材料层的上表面之下。
优选地，所述第一区域形成在所述第二区域的下端部分的上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
优选地，所述沟道区形成在所述第二区域的下端部分上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
优选地，所述第三区域至少与所述沟道区的沿着沟道方向的两个侧面邻接。
优选地，所述沟道区还包括在所述第二区域的上端部分之上且邻接所述上端部分的第一部分，并且所述第二沟道控制区还包括在沟道区的所述第一部分之上且邻接沟道区的所述第一部分的第二部分。
优选地，所述沟道方向基本沿着鳍片的长度方向。
优选地，所述第一沟道控制区和所述第二沟道控制区能够用于对所述沟道区进行反向偏置。
优选地，所述鳍片还包括在所述半导体层上的硬掩模。
优选地，所述方法进一步包括：在形成所述伪栅之后，在形成所述第二绝缘材料层之前，形成用于该伪栅的间隔物，并且其中，所形成的第二绝缘材料层还基本覆盖所述间隔物。
优选地，所述方法进一步包括：在形成所述间隔物之后，且在形成所述第二绝缘材料层之前，从所述半导体层的露出部分外延生长半导体材料，并且其中，所形成的第二绝缘材料层还基本覆盖所外延生长的半导体材料。
优选地，所述方法进一步包括：在形成所述间隔物之后，且在形成所述第二绝缘材料层之前，进行注入以在所述半导体层中形成与所述沟道区邻接的源区部分和漏区部分，所述源区部分和漏区部分具有与所述沟道区相同的导电类型，其中，所述第二区域中的所述第一沟道控制区与所述源区部分和漏区部分邻接且在所述源区和漏区之间。
优选地，所述方法还包括：在引入所述第二掺杂剂之后，形成用于所述鳍片的栅极，所述栅极从所述第二沟道控制区的外侧与所述第二沟道控制区邻接，其中所述栅极形成在所述第一绝缘材料层上方。
优选地，所述方法还包括：在引入所述第二掺杂剂之后且在形成栅极之前，去除所述第二绝缘材料层。
优选地，所述方法进一步包括：在形成所述栅极之后，形成用于该栅极的间隔物。
优选地，所述方法进一步包括：在形成所述间隔物之后，从所述半导体层的露出部分外延生长半导体材料。
优选地，所述方法进一步包括：进行注入以在所述半导体层中形成与所述沟道区邻接的源区部分和漏区部分，所述源区部分和漏区部分具有与所述沟道区相同的导电类型，并且所述第二区域中的所述第一沟道控制区与所述源区部分和漏区部分邻接且在所述源区和漏区之间。
优选地，所述绝缘材料层的厚度T对所述半导体层的高度Hsemi与所述厚度的差的比值T/(Hsemi-T)为3～5。
优选地，所述第二沟道控制区的下端向下延伸越过所述绝缘材料层的上表面。
优选地，所述第一沟道控制区具有倒T形形状，所述沟道区具有形和形形状，或者所述沟道区具有“几”字形或Ω形形状。
优选地，所述第一掺杂剂和/或第二掺杂剂的引入是通过离子注入、等离子处理、或者扩散进行的。
优选地，所述第一掺杂剂和/或第二掺杂剂的引入是通过倾斜的离子注入进行的。
优选地，所述衬底中还形成有与所述第一沟道控制区邻接的与所述沟道区相反的导电类型的区域，以向所述第一沟道控制区提供电源。
优选地，所述衬底上形成有两个或更多个所述鳍片，所述两个或更多个所述鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。
优选地，所述第一鳍片的沟道区的导电类型与所述第二鳍片的沟道区的导电类型相反，所述第一/第二掺杂剂的引入还包括：以第一掩模覆盖所述第一鳍片并露出所述第二鳍片，对所述第二鳍片进行相应掺杂剂的引入；以及去除所述第一掩模；以第二掩模覆盖所述第二鳍片并露出所述第一鳍片，对所述第一鳍片进行相应掺杂剂的引入。
优选地，形成第二绝缘材料层的步骤包括：在衬底上沉积第二绝缘材料以至少覆盖所述鳍片的露出部分和所述伪栅；以及去除部分的所述第二绝缘材料以露出所述伪栅的上表面。
从下面结合附图的具体描述，本发明的其他的优点、目的、方面将变得更加明了。
附图说明
本申请包含附图。附图与说明书一起用于说明本发明的原理。通过参考附图阅读下面的详细描述，将更好地理解本发明，在附图中：
图1A、1B和1C是示出了根据本发明一个实施例的半导体器件的示意图；
图2A、2B和2C是示出了根据本发明一个实施例的半导体器件的示意图；
图3A-3D和图4是示出了根据本发明一些实施例的制造鳍片的方法的示意图；
图5A和5B是示出了根据本发明实施例的具有鳍片的半导体衬底的示意图；
图6、7、8、9A和9B、10A和10B、11A和11B、12A和12B、13A和13B、14、15A和15B是示出了根据本发明一个实施例的半导体器件的制造方法的步骤的示意图；以及
图16-17、18A和18B、19A和19B、20A和20B、21A和21B、22A和22B、23A和23B是示出了根据本发明另一实施例的半导体器件的制造方法的步骤的示意图。
应当理解，这些附图仅仅是示例性的，而不是限制本发明的范围。在附图中，各组成部分并未严格按比例或严格按实际形状示出，其中的某些组成部分(例如，层或部件)可以被相对于其他的一些放大，以便更加清楚地说明本发明的原理。并且，那些可能导致使得本发明的要点模糊的细节并未在附图中示出。
具体实施方式
下面将结合附图说明本发明的实施例。
图1A示出了根据本发明一个实施例的半导体器件100A。半导体器件100A包括衬底101，在所述衬底101上形成有一个或多个鳍片，例如鳍片107和109，如图1中的虚线框中所指示的。这里，优选地，所述衬底可以是体衬底(bulksubstrate)，例如体硅(bulksilicon)衬底。
在衬底101上还形成了围绕鳍片107和109的绝缘材料层(第一绝缘材料层)103，以支撑鳍片。优选地，所述绝缘材料层103的厚度小于所述鳍片的高度。更优选地，绝缘材料层103厚度T对半导体层1070/1090的高度Hsemi减去绝缘材料层103的厚度T的差的比约为3～5，也即，T/(Hsemi-T)＝3～5(可以见图16)。然而应当理解，本发明并不限于此，而是可以采用更大或更小的比例，只要该绝缘材料层能够为鳍片提供支撑即可。
在根据该实施例的器件100A中，鳍片107具有由半导体材料形成的半导体层1070(第一半导体层)以及在半导体层1070上的硬掩模111，如图1中的虚线框所示。
半导体层1070具有源区部分和漏区部分(在图1A中未示出，可以见图10B中的1003和1005)以及在源区和漏区之间的第一区域1701(见图17)、第二区域1075(见图1A、图17)以及第三区域1071(见图1A、图22)。如从稍后的说明将理解的，所述源区部分和漏区部分可以分别是源区和漏区的至少一部分。
第一区域1701形成在鳍片107的未被绝缘材料层103覆盖的部分中的半导体层1070的露出表面中。如从图17将更容易理解的，在鳍片包括位于半导体层上的硬掩模111的情况下，第一区域1701形成在半导体层1070的露出表面(也即，未被绝缘材料层103和硬掩模111所覆盖的表面)中。
另外，根据本发明的另一些实施例，鳍片可以不具有硬掩模，也就是说，鳍片本身由半导体层形成，如图2A和2B中所示的。在这种情况下，鳍片中的半导体层的部分表面被绝缘材料层所覆盖，而第一区域形成在半导体层的露出表面(也即，未被绝缘材料层103所覆盖的表面)中。
根据用于在半导体层1070的露出的表面中形成第一区域1701的方法的不同，第一区域1701的下端可以在半导体层1070中向下延伸越过绝缘材料层103的下表面。这也在本发明的范围内。
因此，可以说，在本发明中，所述第一区域可以至少形成在所述鳍片的未被所述第一绝缘材料层覆盖的部分中的第一半导体层的露出表面中。
第二区域1075为所述第一半导体层在所述源区部分和漏区部分之间的部分中除所述第一区域1701以外的部分，如图17所更好地示出的。第二区域1075可以具有第一导电类型，例如，n型或p型。而第一区域具有与所述第二区域1075的导电类型相反的第二导电类型。
第三区域1071至少形成在所述第一区域1701的露出的表面中，在该实施例中也即，第一区域1701的未被所述绝缘材料层103和硬掩模111覆盖的表面中。第三区域1071可以具有第一导电类型，也即，与第二区域1075的导电类型相同，但与下面将说明的沟道区的导电类型相反。
根据用于在第一区域1701的露出的表面中形成第三区域1071的方法的不同，第三区域1071的下端可以在第一区域1701中向下延伸越过绝缘材料层103的下表面。这也在本发明的范围内。
而所述第一区域中除所述第三区域以外的部分被形成为沟道区1073。如本领域技术人员将理解，通过沟道区可以在源区和漏区之间形成电流路径。因此，优选地，沟道区1073与所述源区和漏区(或下面所述的源区部分和漏区部分)邻接。并且沟道区1073具有与所述第一导电类型相反的第二导电类型。另外，如本领域技术人员将理解的，沟道区1073具有在漏区和源区之间延伸的沟道方向。优选地，沟道区1073的沟道方向可以沿着鳍片107的长度方向(在图1中，在垂直于纸面的方向)。
此外，如从下面的描述中将更好地理解的，沟道区1073将第二区域1075与第三区域1071分隔开。也就是说，第一区域进入半导体层表面的深度大于第三区域进入半导体层表面的深度。
还需要说明的是，根据不同的实施方式，第二区域1075的截面形状亦有所不同。在本发明的一些实施例中，如图17所更佳地示出的，优选地，第二区域1075具有下端部分和从所述下端部分向上突出的上端部分。优选地，第二区域1075可以具有倒T形形状。这里，所述下端部分基本在所述绝缘材料层103的上表面之下。
在此情况下，优选地，所述第一区域1701可以形成在所述第二区域的下端部分的上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
另外，在此情况下，优选地，沟道区1073可以形成在所述第二区域1075的下端部分上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。优选地，所述沟道区具有形或形形状。
在此情况下，优选地，所述第三区域与所述沟道区1073的沿着沟道方向的两个侧面邻接。
应当理解，第二区域1075和第三区域1071分别用作对所述沟道区进行控制的第一沟道控制区和第二沟道控制区。也就是说，可以通过所述第二区域1075和所述第三区域1071来提供偏置(例如，反向偏置、零偏置、甚至正向偏置)，从而控制沟道(沟道区)的导通和夹断。
应当理解，鳍片107的结构仅仅是本发明一个示例，本发明并不限于此。这里，示出了鳍片中形成有硬掩模的情况，然而本发明不限于此。如在下面将说明的其他实施例中，可以将该硬掩模去除。在下面将说明的其他实施例中，沟道区除了可以包括至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接的部分以外，还可以包括在所述第二区域的上端部分之上且邻接所述上端部分的部分(第一部分)。并且，第二沟道控制区还包括在沟道区的所述第一部分之上且与沟道区的所述第一部分邻接的部分(第二部分)。
如前所述的，半导体层1070中还可以形成与有沟道区1073邻接的源区和漏区。由于图1是横截鳍片的截面图，因此，在图中并未示出源区和漏区。应当理解，源区和漏区将具有与所述沟道区相同的导电类型，即，第二导电类型。
根据本发明的半导体器件可以具有一个或更多个鳍片。例如，除了鳍片107外，还可以具有鳍片109。鳍片109的结构与鳍片107的基本相同。鳍片109具有半导体层1090以及在半导体层1090上的硬掩模113。
半导体层1090具有具有源区部分和漏区部分(在图1A中未示出)以及在源区部分和漏区部分之间的第一区域1703(见图17)、第二区域1095(见图1A、图17)以及第三区域1091(见图1A、图22A)。
这里，鳍片109的结构可以与鳍片107的结构基本相同。
此外，半导体器件100A还包括用于相应鳍片的栅极，如图1B中所示。半导体器件100A可以包括鳍片107的栅极115。栅极115从所述第二沟道控制区1071的外侧(或者说，相对于所述沟道区1073的外侧)与所述第二沟道控制区1071邻接。尽管在图1A中，栅极115还覆盖沟道控制区上方的硬掩模，然而应当理解，这里栅极115仍是双栅极结构。另外，还应当理解，栅极115形成在所述绝缘材料层103之上。
半导体器件100A还包括用于鳍片109的栅极117，栅极117从所述沟道控制区1091的外侧(相对于所述沟道区1073的外侧)与所述沟道控制区1091邻接。栅极117也形成在所述绝缘材料层103之上。
栅极115、117优选由掺杂的多晶硅、掺杂的非晶硅、或金属材料形成。优选地，第二沟道控制区1071可以具有相对高的浓度，例如，为p+或n+，以利于形成欧姆接触，从而降低接触电阻。
这里，可以将鳍片107称作第一鳍片，并且可以将鳍片109称作第二鳍片。
另外，应当理解，在初始形成鳍片107和109的情况下，鳍片107(第一鳍片)可以具有与鳍片109(第二鳍片)相反的导电类型。换而言之，更重要的是，使得鳍片107中的沟道区(沟道)1073可以具有与鳍片109中的沟道区1093相反的导电类型，从而可以在根据本发明的半导体装置中形成n型(即，n沟道)结型场效应器件和p型(即，p沟道)结型场效应器件，如图1C中所示。
如图1C所示，鳍片107和鳍片109在初始时具有不同的导电类型。例如，半导体层1070具有n型，而半导体层1090具有p型。从而，对应的沟道区1071和1091则分别具有p型和n型导电类型。优选地，可以在衬底中提供区域1077和1097以分别向第一沟道控制区1075和1095提供电源。应当理解，区域1077和1097并不限于在鳍片下方。例如，在某些实施方案中，区域1077和1097其一部分可以延伸到鳍片中与第一沟道控制区邻接。在另外的实施方案中，也可以通过整个衬底或其部分区域来为第一沟道控制区1075和1095中的一个或两者提供电源。
在图1B中，栅极115和117被形成为一体，然而这并非是限制性的。根据不同的情况下，栅极115和117也可以被形成为分开的不连接的两个单独的栅极，如图1C、2A和2B中所示。本发明可以适用于多样的结构配置。
注意，在图1B中，还示出了分别在栅极115和栅极117的相应壁上形成的侧墙(sidewall)1151和1171。本领域技术人员将理解，由于图1B是横截鳍片的截面图，因此，这里所示的侧墙1151和1171并非是设置在源漏和栅极之间的间隔物(spacer，如图10B中的1153所示)，而是在形成所述间隔物的同时在栅极的其他的壁上形成的。
另外，由于鳍片的横向尺寸(宽度)在某些实施例中可以是较小的(例如，几十埃)，其可能远小于相应的通孔(via)的工艺允许的最小尺寸或关键尺寸(CD)，因此，在这种情况下，栅极115和栅极117可能需引出以利于通孔连接。然而本发明并不限于这样的情形。
图2A中示出了根据本发明另一实施例的半导体器件200A，其中示出了鳍片207和209。器件200A与图1A中的实施例的半导体器件100A的区别还在于；鳍片中的硬掩模被去除，形成了倒U形的第二区域801和803(见图8)，并且形成了倒U型的第三区域2071。也就是说，所述沟道区还包括在所述第二区域的上端部分之上且邻接所述上端部分的第一部分(801-1、803-1，见图8)，并且其中所述第二沟道控制区还包括在沟道区的所述第一部分之上且邻接沟道区的所述第一部分的第二部分(2071-1、2091-1，见图13A)。
半导体器件200A包括衬底101，在所述衬底101上形成有一个或多个鳍片，例如鳍片207和209，如图2中的虚线框中所指示的。如前所述的，这里，所述衬底101可以是体衬底(bulksubstrate)。
在衬底101上还形成了围绕鳍片207和209的绝缘材料层(第一绝缘材料层)203，以支撑鳍片。这里，绝缘材料层203的厚度小于所述鳍片的高度。
鳍片207由半导体材料形成，因此，其本身即为一半导体层。鳍片207具有源区部分和漏区部分(在图中2A中未示出，但在图10B中可以更佳地看出)以及在源区部分和漏区部分之间的第一区域801、第二区域2075和第三区域2071。
第一区域801形成在鳍片207的未被绝缘材料层203覆盖的部分中的半导体层207的露出表面中，如从图8将更容易理解的。这里，形成了倒U型的第一区域801。
根据用于在半导体层207中形成第一区域801的方法的不同，第一区域801的下端可以在半导体层207中向下延伸越过绝缘材料层203的下表面。这也在本发明的范围内。因此，可以说，在本发明中，所述第一区域可以至少形成在所述鳍片的未被所述第一绝缘材料层覆盖的部分中的第一半导体层的露出表面中。
第二区域2075为所述半导体层(这里，即鳍片)207在所述源区部分和漏区部分之间的部分中除所述第一区域801以外的部分，如图8所更好地示出的。第二区域2075可以具有第一导电类型，例如，n型或p型。而第一区域801具有与所述第二区域2075的导电类型相反的第二导电类型。
第三区域2071形成在所述第一区域801的露出的表面中，也即，第一区域801的未被所述绝缘材料层203覆盖的表面中。第三区域2071可以具有第一导电类型，也即，与第二区域2075的导电类型相同，与下面将说明的沟道区的导电类型相反。
而所述第一区域中除所述第三区域以外的部分被形成为沟道区2073。沟道区2073与所述源区部分和漏区部分邻接。并且沟道区2073具有与所述第一导电类型相反的第二导电类型。另外，如本领域技术人员将理解的，沟道区2073具有在源区部分和漏区部分之间延伸的沟道方向。优选地，沟道区2073的沟道方向可以沿着鳍片107的长度方向(在图1中，在垂直于纸面的方向)。
此外，如从下面的描述中将更好地理解的，沟道区2073将第二区域2075与第三区域2071分隔开。也就是说，第一区域进入半导体层表面的深度大于第三区域进入半导体层表面的深度。
在本发明的一些实施例中，如图8所更佳地示出的，优选地，第二区域2075具有下端部分和从所述下端部分向上突出的上端部分。优选地，第二区域2075可以具有倒T形形状。这里，所述下端部分基本在所述绝缘材料层103的上表面之下。
在此情况下，优选地，所述第一区域801可以形成在所述第二区域的下端部分的上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。这里，第一区域801还包括在所述第二区域的上端部分之上且邻接所述上端部分的部分801-1(见图8)。
另外，在此情况下，优选地，沟道区2073至少形成在所述第二区域2075的下端部分上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。并且，沟道区2073还包括第二区域的上端部分之上且邻接所述上端部分的部分(第一部分)2073-1。也就是说，所述沟道区具有“几”字形、或Ω形、或者形的形状。
在此情况下，优选地，所述第三区域至少与所述沟道区2073的沿着沟道方向的两个侧面邻接。第三区域(第二沟道控制区)还包括在沟道区2073的所述第一部分2073-1之上且邻接沟道区的所述第一部分的部分(第二部分)2071-1(见图13A)。
应当理解，第二区域2075和第三区域2071分别用作对所述沟道区进行控制的第一沟道控制区和第二沟道控制区。也就是说，可以通过所述第二区域2075和所述第三区域2071来提供偏置(例如，反向偏置、零偏置、甚至正向偏置)，从而控制沟道(沟道区)的导通和夹断。
如前所述的，半导体层207中还可以形成与有沟道区2073邻接的源区部分和漏区部分。由于图2A是横截鳍片的截面图，因此，在图中并未示出源区部分和漏区部分。应当理解，源区部分和漏区部分将具有与所述沟道区相同的导电类型，即，第二导电类型。
类似地，鳍片209的结构与鳍片207的基本相同，但二者的相应各区的导电类型可以相同或相反。
在图2B中，还示出了栅极115和栅极117，其被示出为分离的单独的栅极。栅极115、117分别从所述第二沟道控制区2071和2091的外侧与所述第二沟道控制区2071和2091邻接。栅极115和117形成在所述绝缘材料层203之上。并且，在图2中还示出了分别对于栅极115和栅极117的相应的侧墙(sidewall)1151和1171。如前所述的，这里所示的侧墙1151和1171并非是设置在源漏和栅极之间的间隔物(spacer，如图9B中的1153所示)，而是在形成所述间隔物的同时在栅极的其他的壁上形成的。
如图2C所示，鳍片107和鳍片109在初始时具有不同的导电类型。例如，半导体层207具有n型，而半导体层209具有p型。从而，对应的沟道区2071和2091则分别具有p型和n型导电类型。优选地，可以在衬底中提供区域2077和2097以分别向第一沟道控制区2075和2095提供电源。优选地，区域2077和2097分别与第一沟道控制区2075和2095邻接。应当理解，区域2077和2097并不限于在鳍片下方。例如，在某些实施方案中，区域2077和2097其一部分可以延伸到鳍片中与第二沟道控制区邻接。在另外的实施方案中，也可以通过整个衬底或其部分区域来为第一沟道控制区2075和2095中的一个或两者提供电源。
图2A、2B和2C的实施例的其余的特征可以与图1A、1B和1C中的基本相应一致，这里省略了对其详细说明。
如在下面将得到更好说明的，根据本发明的半导体器件(100A、和200A)还可以包括有间隔物，其可以位于栅极的与源区(源区部分)和漏区(漏区部分)相邻的两侧。
此外，尽管在图中未示出，所述半导体器件还包括从所述源区部分和漏区部分外延生长的半导体材料部分。在这种情况下，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。而在没有进行所述外延生长的情况下，所述源区部分和漏区部分自身即分别为器件的源区和漏区。
下面根据图3A-3D、图4以及图5A和5B来说明形成根据本发明的其上形成有鳍片的衬底的步骤。
图3A-3C是示出了根据本发明一个实施例用于形成供刻蚀用的掩模的多种方法的示意图。
图3A示出了根据本发明实施例的通过芯轴-间隔物(mandrel-spacer)方法来形成所述掩模的情形。如图3A所示，晶片具有半导体层101。在晶片上形成硬掩模层105以覆盖半导体层103。
之后，可以在硬掩模105上形成芯轴层503。芯轴层503可以例如由硅的氧化物或者多晶硅等来形成。在芯轴层503中在期望的位置中可以形成有开口，如图5A中所示例性地示出的。然后，可以形成分别在所述开口的两个侧壁上的间隔物501。之后，可以去除芯轴层503，而保留间隔物501，来作为用于刻蚀形成鳍片所需的掩模。
可以在层101的期望位置(例如，右侧的间隔物下方)形成具有不同导电类型的区域507。该区域507可以用于形成具有不同导电类型的鳍片。
图3B示出了另一种形成所述掩模的方法。在硬掩模105上形成牺牲图案509。然后在牺牲图案509的壁上形成间隔物501。之后，移除牺牲图案509，而保留间隔物501，来作为用于刻蚀形成鳍片所需的掩模。
类似的，可以在层103的期望位置(例如，左右侧的间隔物下方的)形成具有不同导电类型的区域507、511。该区域507可以用于形成具有不同导电类型的鳍片。并且可以在半导体层101中在所述区域507和511下方形成前述的区域1077和1097/2077和2097等等)。区域507可以具有与区域1097相同的导电类型，并且可以具有相同的杂质浓度。而区域511可以具有与区域1077相同的导电类型，并且可以具有相同的杂质浓度。
图3C示出了又一种形成所述掩模的方法，其中使用本领域中已知的双图案化方法，例如，可以通过两次光刻来在抗蚀剂511中形成图案或掩模501。之后，可以去除抗蚀剂511中不需要的部分。在这种情况下，可以在利用掩模进行刻蚀之前，对图案501进行烘焙，以使得在刻蚀过程中图案501不易垮塌。
从而，如图3D中所示，形成刻蚀用掩模图案501。之后，利用该掩模刻蚀所述硬掩模层105和所述半导体层101，以形成鳍片，如图4中所示。如本领域技术人员将理解的，所述刻蚀可以分成多次进行，例如分别刻蚀硬掩模105和半导体层(第一半导体层)101。或者，也可以利用同一刻蚀设备以一次全部进行(all-in-one)的方式进行刻蚀，而不将晶片移出该刻蚀设备。之后，去除所述掩模501，并有选择地去除硬掩模层，从而形成鳍片(例如，107、109；207，209)，如图5A和5B中所示。
根据本发明，如图5A和5B中所示，提供如下的衬底，在所述衬底的表面上形成有一个或更多个鳍片(107、109、207、209)，所述鳍片具有由具有第一导电类型的半导体材料形成的半导体层(1070、1090、207、209)。在本发明的某些实施例中，鳍片还可以包括在半导体层1070、1090上的硬掩模111、113。这里，所述第一导电类型可以是n型或p型。
下面就具有和不具有硬掩模的鳍片分别说明后续工艺步骤。
首先参考图5A、图6、7、8、9A和9B、10A和10B、11A和11B、12A和12B、13A和13B、14、15A和15B说明根据本发明一个实施例的器件的制造方法的步骤。
首先，提供如图5A所示的衬底101，在衬底101的表面上形成有一个或更多个鳍片207、209。这里，所述鳍片207和209本身即为具有第一导电类型的半导体材料形成的半导体层。另外，尽管这里示出了两个鳍片，但是应当理解，如前面所说明的，本发明的半导体器件可以包括一个或更多个鳍片。另外，本发明的器件的部件结构是多样的，并不限于本发明的各附图中所示出并说明的情形。
接着，在衬底101上形成围绕所述鳍片207和209的绝缘材料层203(第一绝缘材料层)。所述绝缘材料层203具有预定的厚度(T)，所述预定的厚度小于所述半导体层的高度(Hsemi)。从而，后来形成的伪栅和栅极将被形成在所述绝缘材料层之上。
在本发明的一种实施方式中，如图6所示，在衬底101上形成绝缘材料601以覆盖鳍片207和209。鳍片207和209可以具有第一导电类型，例如n型或p型。尽管在图中并未示出，但是应当理解，可以预先在衬底101其中形成例如前面所述的区域2077和2097。
接着，如图7所示，去除所述绝缘材料601至所述预定的厚度，所述预定的厚度小于鳍片(半导体层)的高度。从而，形成了绝缘材料层203(第二绝缘材料层)。注意，在该示例中，鳍片207、209即为半导体层；而在鳍片还具有硬掩模层的情况下，这里所述的高度应指鳍片中半导体层(例如，1070和1090等)的高度。
这里，可以利用例如回蚀刻(etch-back)工艺来将绝缘材料1501去除至所述预定的厚度。如此，可以露出鳍片的半导体层的含顶端的一部分，也即，未被绝缘材料层203所覆盖的部分。
优选地，绝缘材料层203厚度T对半导体层207的高度Hsemi减去绝缘材料层203的厚度T的差(也即，鳍片的半导体层露出绝缘材料层203的部分的高度)的比约为3～5，也即，T/(Hsemi-T)＝3～5(可以见图7)。然而应当理解，本发明并不限于此。
之后，如图8中所示，对鳍片(即，所述半导体层的露出的表面)引入能够赋予与所述第一导电类型相反的第二导电类型的掺杂剂，例如，可以通过离子注入、等离子处理、扩散等来进行所述引入。这里，所述离子注入优选是倾斜的离子注入(tiltionimplantation)。从而，在所述第一半导体层1070和1090的露出的表面中分别形成具有第二导电类型的第一区域801和803。而鳍片(这里即半导体层)中除所述第一区域以外的部分作为第二区域2075和2095。这里，第二区域2075和2095具有第一导电类型。如下面将说明的，所述第二区域可以用于提供对所述沟道区进行控制的第一沟道控制区。
在鳍片207和209具有不同的导电类型的情况下，也就是说鳍片207和209中将要形成的沟道区具有不同导电类型的情况下，所述掺杂剂的引入还可以包括，例如：形成第一掩模(例如，抗蚀剂)覆盖鳍片207和209中一个鳍片(例如，第一鳍片)，对所露出的另一个鳍片(例如，第二鳍片)进行具有相应导电类型的掺杂剂的引入；之后去除所述第一掩模，并形成第二掩模覆盖所述另一鳍片(例如，第二鳍片)并露出所述的一个鳍片(例如，第一鳍片)；对所露出的所述的一个鳍片(例如，第一鳍片)进行具有相应导电类型的掺杂剂的引入。
在本发明的某些优选实施例中，第二区域2075和2095被形成为分别具有下端部分和从所述下端部分向上突出的上端部分，并且所述下端部分基本在所述绝缘材料层203的上表面之下。优选地，所述第二区域可以具有倒T形形状。而所述第一区域801和803形成在所述第二区域的下端部分的上方，并且除了与所述上端部分的两个侧面和所述下端部分的上表面邻接的部分外，还包括在所述上端部分之上且与所述上端部分邻接的部分801-1和803-1。从下面的说明中将理解，所述上端部分的两个侧面是所述上端部分的沿着沟道区的沟道方向的两个侧面。
根据用于在半导体层207/209的露出的表面中形成第一区域801/803的方法的不同，第一区域801/803的下端可以在半导体层207/209中向下延伸越过绝缘材料层203的下表面。这也在本发明的范围内。
之后，如图9A和9B所示，在所述绝缘材料层203上形成用于鳍片的伪栅915和917，以包覆所述鳍片的与待形成的沟道区对应的部分。这里，图9B是沿图9A的线A-A’所截取的截面沿箭头所指方向的视图。
应当理解，这里的伪栅结构仅仅是示例性的；本领域技术人员可以根据本发明的教导根据需要自由地设计伪栅的配置。例如，伪栅915和917可以是一体的。另外，注意，所述伪栅915和917形成在绝缘材料层203上方。
另外，应当理解，在本说明书中，仅说明了本发明的相关的主要部件或步骤，而对于其余的并非本发明所关注的部件或步骤并未进行详细说明。例如，在形成伪栅之前，可以先去除鳍片上的原生氧化物(nativeoxide)，例如通过湿法利用清洗液或者稀释的氢氟酸等。
在本发明的一些实施方案中，形成伪栅915和917的步骤可以包括：在形成有鳍片207和209的衬底上形成伪栅材料(例如，多晶硅)层以至少覆盖鳍片；之后，进行图案化，来形成伪栅915和917。
如前所述的，如图9B中所示，仅部分的鳍片207(209)被伪栅915(917)所覆盖，在该部分中后来将对应形成沟道区。
接着，优选地，如图10A和10B所示，形成用于伪栅的间隔物1153。这里，图10B是沿图10A的线A-A’所截取的截面沿箭头所指方向的视图。间隔物1153形成在伪栅的与后来将形成的源区和漏区(或者，源区部分和漏区部分)相邻的两侧。而在伪栅的其余侧面则可以相应形成侧墙1151和1171等。因此，将二者分别命名为间隔物和侧墙以资区分。这里，间隔物1153也形成在绝缘材料层203上方。
这里，间隔物/侧墙可以由例如，硅的氧化物、硅的氮化物、硅的氧氮化物、或硅的氮氧化物等形成。然而，本发明并不限于此。
优选地，在此可以进行注入以在半导体层中形成源区部分1003和漏区部分1005，如图10B中所示。然而，应当理解，本发明并不限于此。
所述源区部分1003和漏区部分1005可以具有与所述沟道区相同的导电类型。对于源区部分和漏区部分的深度没有特别限制，只要源区部分和漏区部分与后来将形成的沟道区邻接即可。优选地，源区部分和漏区部分的深度基本等于鳍片中半导体层的高度。
优选地，可以在形成所述间隔物之后，可以针对半导体层的所暴露的表面外延生长一定厚度的半导体层。例如，在某些实施例中，可以外延生长几十埃厚的半导体层。实际上，外延生长的半导体层的厚度可以根据鳍片的宽度而定。
可以在所述外延生长之后，再进行注入以形成源区和漏区，包括在所述半导体层中形成的源区部分1003和漏区部分1005。根据另外的实施方案，可以再所述外延生长之前进行注入，而在外延生长过程中，可以进行原位(in-situ)掺杂。从而，在这种情况下，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。而在没有进行所述外延生长的情况下，所述所述源区部分和漏区部分自身即分别为器件的源区和漏区。
另外，另当理解，所述第二区域中的所述第一沟道控制区与所述源区和漏区(源区部分和漏区部分)邻接且在所述源区和漏区(源区部分和漏区部分)之间。
顺便说明，尽管在所示出的实施例中采用了后形成栅极(gate-last)的工艺，然而应当理解，这样的实施例仅仅是优选的，而本发明并不限于这些实施例。也就是说，根据本发明的某些实施例，也可以在形成伪栅之后并不形成间隔物和源漏。例如，可以在形成栅极之后才形成间隔物，之后形成源区和漏区。
之后，如图11A和11B所示，形成绝缘材料层1101(第二绝缘材料层)，以至少覆盖鳍片的露出部分并露出伪栅的顶部，并优选也覆盖所述间隔物(如果存在的话)。这里，图11B是沿图11A的线A-A’所截取的截面沿箭头所指方向的视图。
在某些优选实施方式中，可以在其上形成了所述伪栅(及间隔物，如果存在的话)的衬底上沉积第二绝缘材料，以至少覆盖所述鳍片的露出部分以及所述伪栅(及间隔物，如果存在的话)；之后，可以去除部分的第二绝缘材料，以露出伪栅的上表面。例如可以通过化学机械抛光或者回蚀刻(etch-back)来进行所述去除，以使得第二绝缘材料所形成的层的上表面与伪栅的上表面基本齐平。从而，形成第二绝缘材料层1101。所述第二绝缘材料可以是例如硅的氧化物，然而不限于此。
在形成了前述的间隔物1153的情况下，所述第二绝缘材料层1101优选还基本覆盖所述间隔物1153。
另外，这里由于鳍片207、209被遮蔽，因此在示图中其被以虚线框的形式示出。
接着，如图12A和12B所示，去除所述伪栅，以露出被伪栅所包覆的鳍片的半导体层，也即，露出第一区域的被伪栅所包覆的部分。这里，图12B是沿图12A的线A-A’所截取的截面沿箭头所指方向的视图。可以利用例如湿法刻蚀方法或干法刻蚀方法等来去除所述伪栅。
然后，如图13A和13B所示，对所述半导体层中的第一区域的露出的部分引入能够赋予所述第一导电类型的第二掺杂剂，以使得在所述第一区域801和803的露出表面中分别形成具有第一导电类型的第三区域2071和2091。例如，可以通过离子注入、等离子处理、扩散等来进行所述掺杂。这里，图13B是沿图13A的线A-A’所截取的截面沿箭头所指方向的视图。第三区域2071和2091可以也是倒U形形状。而所述第三区域用作对所述沟道区进行控制的第二沟道控制区。
根据用于在第一区域801/803的露出的表面中形成第三区域2071/2091的方法的不同，第三区域2071/2091的下端可以在第一区域801/803中向下延伸越过绝缘材料层203的下表面。这也在本发明的范围内。
这里，第一区域801/803中的在所述第二区域2075/205和所述第三区域2071/2091之间的部分被形成为沟道区2073/2093，所述沟道区2073/2093具有第二导电类型。如本领域技术人员将理解，通过沟道区可以在源区和漏区之间形成电流路径。沟道区2073/2093具有在源区部分和漏区部分之间延伸的沟道方向。这里，沟道区2073/2093形成在所述第二区域2075/205的下端部分上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接，并且还包括在所述第二区域的上端部分之上且邻接所述上端部分的部分(第一部分)2073-1/2093-1。也就是说，沟道区2073/2093可以具有类似“几”字形或者Ω形或者如形形状。优选地，所述沟道方向沿着鳍片的长度方向。
这里，如前所述的，沟道区2073将第二区域2075与第三区域2071分隔开。也就是说，第一区域进入半导体层表面的深度大于第三区域进入半导体层表面的深度。
这里，第三区域至少与沟道区的沿着沟道方向的两个侧面邻接，并且还包括在在沟道区的所述部分2073-1/2093-1(第一部分)之上且邻接沟道区的所述部分(第一部分)的部分(第二部分)2071-1/2091-1。
优选利用离子注入来引入所述掺杂剂，更优选地，利用倾斜离子注入，例如，离子的入射角度可以调整为不与衬底表面垂直。
另外，优选地，可以在离子注入等处理之后，进行退火，例如快速热退火等，以利于修复离子注入等所造成的损伤。
同样的，在鳍片207和209具有不同的导电类型，也就是说鳍片207和209中将要形成的沟道区具有不同导电类型的情况下，可以分别进行各自的掺杂剂的引入。例如可以将第一鳍片用掩模(例如，抗蚀剂)覆盖，同时进行第二鳍片的掺杂剂的引入；反之亦然。
之后，如图14和图15A-15B所示，形成用于鳍片的栅极115和117，所述栅极从所述第二沟道控制区的外侧与所述第二沟道控制区邻接。所述栅极形成115和117也在所述绝缘材料层203上方。
例如，在一种实现方案中，可以在衬底上形成栅极材料层1401，如图14所示。根据不同的实施方式，栅极材料可以是掺杂的多晶硅、掺杂的α硅(非晶硅)、或者金属材料等。然后，进行例如化学机械抛光，直至基本露出第一绝缘材料层1001的上表面，或者直至栅极材料层的上表面与所述第一绝缘材料层1001的上表面基本齐平。从而，形成栅极115和117，如图15A和15B所示。这里，图15B是沿图15A的线A-A’所截取的截面沿箭头所指方向的视图。图15B更佳地示出了用于栅极115的间隔物1153。
下面参照图5B、16-17、18A-18B、19A-19B、20A-20B、21A-21B、和22A-22B说明根据本发明一个实施例的器件的制造方法的步骤。在该实施例中，鳍片具有在半导体层上的硬掩模。
首先，提供如图5B所示的衬底101，在衬底101的表面上形成有一个或更多个鳍片，例如鳍片107、109，如图1中的虚线框中所指示的。这里，优选地，所述衬底可以是体衬底，例如体硅(bulksilicon)衬底。尽管在图中并未示出，但是应当理解，可以预先在衬底101中形成例如前面所述的区域1077和1097。
另外，尽管这里示出了两个鳍片，但是应当理解，如前面所说明的，本发明的半导体器件可以包括一个或更多个鳍片。另外，本发明的器件的部件结构是多样的，并不限于本发明的各附图中所示出并说明的情形。
鳍片107具有由半导体材料形成的半导体层1070(第一半导体层)以及在半导体层1070上的硬掩模111；而鳍片109具有由半导体材料形成的半导体层1090以及在半导体层1090上的硬掩模113，如图5B中的虚线框所示。
接着，如图16所示，在衬底101上形成围绕所述鳍片107和109的绝缘材料层103(第一绝缘材料层)。所述绝缘材料层103具有预定的厚度，所述预定的厚度小于所述半导体层1070/1090的高度。从而，后来形成的伪栅和栅极将被形成在所述绝缘材料层上方。
优选地，所述绝缘材料层103的厚度小于所述鳍片的高度。更优选地，绝缘材料层103厚度T对半导体层1070/1090的高度Hsemi减去绝缘材料层103的厚度T的差的比约为3～5，也即，T/(Hsemi-T)＝3～5。
之后，如图17中所示，对鳍片(实际上，所述半导体层1070、1090的露出的表面)引入能够赋予与所述第一导电类型相反的第二导电类型的掺杂剂，例如，可以通过离子注入、等离子处理、扩散等来进行所述引入。这里，所述离子注入优选是倾斜的离子注入(tiltionimplantation)。从而，所述第一半导体层1070、1090的露出的表面中分别形成具有第二导电类型的第一区域1701和1703。而半导体层1070和1090中除所述第一区域以外的部分作为第二区域1075和1095。这里，第二区域1075和1095具有第一导电类型。类似的，所述第二区域用于提供对所述沟道区进行控制的第一沟道控制区。
在本发明的某些优选实施例中，第二区域1075和1095被形成为分别具有下端部分和从所述下端部分向上突出的上端部分，并且所述下端部分基本在所述绝缘材料层103的上表面之下。而所述第一区域1701和1703形成在所述第二区域的下端部分的上方，并且与所述上端部分的两个侧面和所述下端部分的上表面邻接。从下面的说明中将理解，所述上端部分的两个侧面是所述上端部分的沿着沟道区的沟道方向(如前面参考图1A-1C所说明的)的两个侧面。
根据用于在半导体层1070的露出的表面中形成第一区域1701的方法的不同，第一区域1701的下端可以在半导体层1070中向下延伸越过绝缘材料层103的下表面。这也在本发明的范围内。
之后，如图18A和18B所示，在所述绝缘材料层103上形成用于鳍片的伪栅1815和1817，以包覆所述鳍片的与待形成的沟道区对应的部分。这里，图18B是沿图18A的线A-A’所截取的截面沿箭头所指方向的视图。
优选地，在形成伪栅之前，可以先去除鳍片上的原生氧化物。
如前所述的，如图18B中所示，仅部分的鳍片107(109)被伪栅1815(1817)所覆盖，在该部分中后来将对应形成沟道区。
接着，优选地，如图19A和19B所示，形成用于伪栅的间隔物1153。这里，图19B是沿图19A的线A-A’所截取的截面沿箭头所指方向的视图。间隔物1153形成在伪栅的与后来将形成的源区部分和漏区部分相邻的两侧。而在伪栅的其余侧面则可以相应形成侧墙1151和1171等。因此，将二者分别命名为间隔物和侧墙以资区分。这里，间隔物1153也形成在绝缘材料层103上方。
优选地，在此可以通过例如注入在半导体层中形成源区部分1903和漏区部分1905，如图19B中所示。然而，应当理解，本发明并不限于此。
所述源区部分1903和漏区部分1905可以具有与所述沟道区相同的导电类型。对于源区部分和漏区部分的深度没有特别限制，只要源区部分和漏区部分与后来将形成的沟道区邻接即可。优选地，源区部分和漏区部分的深度基本等于鳍片中半导体层的高度。
优选地，可以在形成所述间隔物之后，可以针对半导体层的所暴露的表面外延生长一定厚度的半导体层。例如，可以外延生长几十埃厚的半导体层。所述厚度可以根据鳍片的宽度而定。
可以在所述外延生长之后，再进行注入以形成源区和漏区。根据另外的实施方案，可以再所述外延生长之前进行注入，而在外延生长过程中，进行原位(in-situ)掺杂。从而，在这种情况下，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。而在没有进行所述外延生长的情况下，所述所述源区部分和漏区部分自身即分别为器件的源区和漏区。
另外，另当理解，所述第二区域中的所述第一沟道控制区与所述源区和漏区(源区部分和漏区部分)邻接且在所述源区和漏区(源区部分和漏区部分)之间。
顺便说明，尽管在所示出的实施例中采用了后形成栅极(gate-last)的工艺，然而应当理解，这样的实施例仅仅是优选的，而本发明并不限于这些实施例。也就是说，根据本发明的某些实施例，也可以在形成伪栅之后并不形成间隔物和源漏。例如，可以在形成栅极之后才形成间隔物，之后形成源区和漏区。
之后，如图20A和20B所示，形成绝缘材料层2001(第二绝缘材料层)，以至少覆盖鳍片的露出部分并露出伪栅的顶部，并优选也覆盖所述间隔物(如果存在的话)。这里，图20B是沿图20A的线A-A’所截取的截面沿箭头所指方向的视图。
另外，这里由于鳍片107、109被遮蔽，因此在示图中其被以虚线框的形式示出。
接着，如图21A和21B所示，去除所述伪栅，以露出被伪栅所包覆的鳍片的半导体层，也即，露出第一区域1701的被伪栅所包覆的部分。这里，图21B是沿图21A的线A-A’所截取的截面沿箭头所指方向的视图。可以利用例如湿法刻蚀方法或干法刻蚀方法等来去除所述伪栅。
然后，如图22A和22B所示，对所述半导体层中第一区域的露出的部分，也即未被绝缘材料层103和硬掩模111/113所覆盖的部分，引入能够赋予所述第一导电类型的掺杂剂，以使得在所述第一区域1701和1703的露出表面中分别形成具有第一导电类型的第三区域1071和1091。例如，可以通过离子注入、等离子处理、扩散等来进行所述掺杂。这里，图22B是沿图22A的线A-A’所截取的截面沿箭头所指方向的视图。
根据用于在第一区域1701/1703的露出的表面中形成第三区域1071/1091的方法的不同，第三区域1071/1091的下端可以在第一区域1701/1703中向下延伸越过绝缘材料层103的下表面。这也在本发明的范围内。同样的，在鳍片107和109中要形成的沟道区具有不同导电类型的情况下，可以分别进行各自的掺杂剂的引入。例如可以将第一鳍片用掩模(例如，抗蚀剂)覆盖，同时进行第二鳍片的掺杂剂的引入；反之亦然。
这里，第一区域1701/1703中的在所述第二区域1075/205和所述第三区域1071/1091之间的部分被形成为沟道区1073/1093，所述沟道区1073/1093具有第二导电类型。如本领域技术人员将理解，通过沟道区可以在源区部分和漏区部分之间形成电流路径。这里，沟道区2073将第二区域2075与第三区域2071分隔开。也就是说，第一区域进入半导体层表面的深度大于第三区域进入半导体层表面的深度。另外，这里沟道区1073/1093可以具有类似形或形。
这里，所述第三区域用作对所述沟道区进行控制的第二沟道控制区。
优选利用离子注入来引入所述掺杂剂，更优选地，利用倾斜离子注入，例如，离子的入射角度可以调整为不与衬底表面垂直。
另外，优选地，可以在离子注入等处理之后，进行退火，例如快速热退火等，以利于修复离子注入等所造成的损伤。
之后，如图23A-23B所示，形成用于鳍片的栅极115和117，所述栅极从所述第二沟道控制区的外侧与所述第二沟道控制区邻接。所述栅极形成115和117也在所述绝缘材料层103上方。
根据不同的实施方式，用于形成栅极的材料可以是掺杂的多晶硅、掺杂的α硅(非晶硅)、或者金属材料等。这里，图23B是沿图23A的线A-A’所截取的截面沿箭头所指方向的视图。图23B更佳地示出了用于栅极115的间隔物1153。
本领域技术人员将理解，本发明实施例的方法步骤可以与不同的实施例结合。
另外，本领域技术人员将理解，尽管在本发明的说明书中主要描述了后形成栅极(gate-last)的制造方法，然而本发明并不限于此。例如，可以在形成伪栅后在栅极形成之前并不形成间隔物、源漏等。而是，可以进行了所述第二掺杂剂的引入之后，去除所述第二绝缘材料层。之后，形成栅极，使得栅极从所述第二沟道控制区的外侧与所述第二沟道控制区邻接。在形成栅极之后，优选地，形成用于栅极的间隔物。在形成所述间隔物之后，与前面所述的方法类似地，可以从所述半导体层的露出部分外延生长半导体材料；之后进行源漏注入，以在所述半导体层中形成与所述沟道区邻接的源区部分和漏区部分，所述源区部分和漏区部分可以具有与所述沟道区相同的导电类型。同样地，这里所述第二区域中的所述第一沟道控制区与所述源区部分和漏区部分邻接且在所述源区部分和漏区部分之间。替代地，如前面所述的，可以在形成间隔物之后，进行注入以形成源区部分和漏区部分，之后进行例如原位的外延生长。
还应当理解，如前所述的，在第一鳍片和第二鳍片具有导电类型不同的沟道区的情况下，可以分别进行各自鳍片的掺杂剂的引入，例如可以将第一鳍片用掩模(例如，抗蚀剂)覆盖，同时进行第二鳍片的掺杂剂的引入；反之亦然。另外，如前所述的，在本申请中，对于本发明所不关注的步骤、部件、或细节，并未做详细说明，因为这些将是本领域技术人员所知的，或者是根据本发明的教导将容易地或者显而易见地知道的。
以上参考附图描述了本发明的实施例。然而，应当理解，这些实施例仅是示例性，而不是对本申请权利要求的限制。本发明的实施例可以自由地进行组合，而不超出本发明的范围。另外，本领域技术人员根据本发明的教导可以对本发明的实施例和细节等进行多种修改而不偏离本发明的范围。因此，所有这些修改都被包括在下面的权利要求所限定的本发明的精神和范围内。

Claims (42)

1.一种鳍片式半导体器件，包括：
在衬底上形成的鳍片，所述鳍片具有由半导体材料形成的半导体层；
在衬底上形成的围绕所述鳍片的绝缘材料层，所述绝缘材料层的厚度小于所述半导体层的高度；
其中，所述半导体层具有：
源区部分和漏区部分；
在源区部分和漏区部分之间的第一区域、第二区域和第三区域，并且
所述第一区域至少形成在所述鳍片的未被所述绝缘材料层覆盖的部分中的半导体层的露出表面中；
所述第二区域为所述半导体层在所述源区部分和漏区部分之间的部分中除所述第一区域以外的部分，所述第二区域具有第一导电类型；
所述第三区域至少形成在所述第一区域的露出的表面中，并具有第一导电类型，而所述第一区域中除所述第三区域以外的部分被形成为沟道区；
所述沟道区与所述源区部分和漏区部分邻接，且所述沟道区与所述源区部分和漏区部分具有与所述第一导电类型相反的第二导电类型，并且所述沟道区将所述第二区域与所述第三区域分隔开，并且
所述第二区域和所述第三区域分别用作对所述沟道区进行控制的第一沟道控制区和第二沟道控制区；以及
用于鳍片的栅极，所述栅极从所述第二沟道控制区的外侧与所述第二沟道控制区邻接，所述栅极形成在所述绝缘材料层之上。
2.如权利要求1所述的半导体器件，其中所述第二区域具有下端部分和从所述下端部分向上突出的上端部分，并且所述下端部分在所述绝缘材料层的上表面之下。
3.如权利要求2所述的半导体器件，其中所述第一区域形成在所述第二区域的下端部分的上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
4.如权利要求2所述的半导体器件，其中所述沟道区形成在所述第二区域的下端部分上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
5.如权利要求2所述的半导体器件，其中所述第三区域至少与所述沟道区的沿着沟道方向的两个侧面邻接。
6.如权利要求2所述的半导体器件，其中所述沟道区还包括在所述第二区域的上端部分之上且邻接所述上端部分的第一部分，并且
其中所述第二沟道控制区还包括在沟道区的所述第一部分之上且邻接沟道区的所述第一部分的第二部分。
7.如权利要求2中所述的半导体器件，其中所述沟道方向沿着鳍片的长度方向。
8.如权利要求1所述的半导体器件，其中所述第一沟道控制区和所述第二沟道控制区能够用于对所述沟道区提供反向偏置。
9.如权利要求1所述的半导体器件，其中所述鳍片还包括在所述半导体层上的硬掩模。
10.如权利要求1所述的半导体器件，其中所述绝缘材料层的厚度T对所述半导体层的高度Hsemi与所述厚度的差的比值T/(Hsemi-T)为3～5。
11.如权利要求1所述的半导体器件，其中所述第二沟道控制区的下端向下延伸越过所述绝缘材料层的上表面。
12.如权利要求1所述的半导体器件，其中
所述第一沟道控制区具有倒T形形状，并且
所述沟道区具有形或形形状，或者，所述沟道区具有“几”字形或Ω形形状。
13.如权利要求1所述的半导体器件，其中所述衬底中还形成有与所述第一沟道控制区邻接的具有与所述沟道区相反的导电类型的区域，以向第一沟道控制区提供电源。
14.如权利要求1所述的半导体器件，其中所述半导体器件还包括从所述源区部分和漏区部分外延生长的半导体材料部分，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。
15.如权利要求1所述的半导体器件，还包括：
栅极间隔物，其位于栅极的与源区部分和漏区部分相邻的两侧。
16.如权利要求1所述的半导体器件，其包括两个或更多个所述鳍片，所述两个或更多个所述鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。
17.一种制造半导体器件的方法，包括：
提供衬底，在所述衬底的表面上形成有鳍片，所述鳍片具有由具有第一导电类型的半导体材料形成的半导体层；
在衬底上形成围绕所述鳍片的第一绝缘材料层，所述第一绝缘材料层的厚度小于所述半导体层的高度；
对所述半导体层的露出的表面引入能够赋予第二导电类型的第一掺杂剂，以使得至少在所述鳍片的未被所述第一绝缘材料层覆盖的部分中的半导体层的露出表面中形成具有第二导电类型的第一区域，所述半导体层中除所述第一区域以外的部分作为第二区域，所述第二区域具有第一导电类型，所述第二导电类型与所述第一导电类型相反；
形成用于所述鳍片的伪栅以包覆所述鳍片的与待形成的沟道区对应的部分，其中所述伪栅形成在所述第一绝缘材料层之上；
在衬底上形成第二绝缘材料层以至少覆盖所述鳍片的露出部分并露出伪栅的顶部表面；
去除所述伪栅，以露出所述鳍片中所述第一区域的被伪栅所包覆的部分；以及
对第一区域的露出部分的表面引入能够赋予第一导电类型的第二掺杂剂，以使得在所述第一区域的露出表面中形成具有第一导电类型的第三区域，
其中，所述第一区域中的除所述第三区域以外的部分被形成为所述沟道区，所述沟道区将所述第二区域与所述第三区域分隔开，所述沟道区具有第二导电类型，
其中，所述第二区域用于提供对所述沟道区进行控制的第一沟道控制区，而所述第三区域用作对所述沟道区进行控制的第二沟道控制区。
18.如权利要求17所述的方法，其中所述第二区域具有下端部分和从所述下端部分向上突出的上端部分，并且所述下端部分在所述绝缘材料层的上表面之下。
19.如权利要求18所述的方法，其中所述第一区域形成在所述第二区域的下端部分的上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
20.如权利要求18所述的方法，其中所述沟道区形成在所述第二区域的下端部分上方，并且至少与所述上端部分的沿着所述沟道区的沟道方向的两个侧面和所述下端部分的上表面邻接。
21.如权利要求18所述的方法，其中所述第三区域至少与所述沟道区的沿着沟道方向的两个侧面邻接。
22.如权利要求18所述的方法，其中所述沟道区还包括在所述第二区域的上端部分之上且邻接所述上端部分的第一部分，并且
其中所述第二沟道控制区还包括在沟道区的所述第一部分之上且邻接沟道区的所述第一部分的第二部分。
23.如权利要求18中所述的方法，其中所述沟道方向沿着鳍片的长度方向。
24.如权利要求17所述的方法，其中所述第一沟道控制区和所述第二沟道控制区能够用于对所述沟道区进行反向偏置。
25.如权利要求17所述的方法，其中所述鳍片还包括在所述半导体层上的硬掩模。
26.如权利要求17所述的方法，进一步包括：
在形成所述伪栅之后，在形成所述第二绝缘材料层之前，形成用于该伪栅的间隔物，并且
其中，所形成的第二绝缘材料层还覆盖所述间隔物。
27.如权利要求26所述的方法，进一步包括：在形成所述间隔物之后，且在形成所述第二绝缘材料层之前，从所述半导体层的露出部分外延生长半导体材料，并且
其中，所形成的第二绝缘材料层还覆盖所外延生长的半导体材料。
28.如权利要求26或27所述的方法，进一步包括：
在形成所述间隔物之后，且在形成所述第二绝缘材料层之前，进行注入以在所述半导体层中形成与所述沟道区邻接的源区部分和漏区部分，所述源区部分和漏区部分具有与所述沟道区相同的导电类型，
其中，所述第二区域中的所述第一沟道控制区与所述源区部分和漏区部分邻接且在所述源区和漏区之间。
29.如权利要求17所述的方法，还包括：
在引入所述第二掺杂剂之后，形成用于所述鳍片的栅极，所述栅极从所述第二沟道控制区的外侧与所述第二沟道控制区邻接，其中所述栅极形成在所述第一绝缘材料层上方。
30.如权利要求29所述的方法，还包括：
在引入所述第二掺杂剂之后且在形成栅极之前，去除所述第二绝缘材料层。
31.如权利要求29所述的方法，进一步包括：
在形成所述栅极之后，形成用于该栅极的间隔物。
32.如权利要求31所述的方法，进一步包括：在形成所述间隔物之后，从所述半导体层的露出部分外延生长半导体材料。
33.如权利要求31或32所述的方法，进一步包括：
进行注入以在所述半导体层中形成与所述沟道区邻接的源区部分和漏区部分，所述源区部分和漏区部分具有与所述沟道区相同的导电类型，并且
其中所述第二区域中的所述第一沟道控制区与所述源区部分和漏区部分邻接且在所述源区部分和漏区部分之间。
34.如权利要求17所述的方法，其中所述第一绝缘材料层的厚度T对所述半导体层的高度Hsemi与所述厚度的差的比值T/(Hsemi-T)为3～5。
35.如权利要求17所述的方法，其中所述第二沟道控制区的下端向下延伸越过所述第一绝缘材料层的上表面。
36.如权利要求17所述的方法，其中所述第一沟道控制区具有倒T形形状，所述沟道区具有形和形形状，或者所述沟道区具有“几”字形或Ω形形状。
37.如权利要求17所述的方法，其中所述第一掺杂剂和/或第二掺杂剂的引入是通过离子注入、等离子处理、或者扩散进行的。
38.如权利要求17所述的方法，其中所述第一掺杂剂和/或第二掺杂剂的引入是通过倾斜的离子注入进行的。
39.如权利要求17所述的方法，其中所述衬底中还形成有与所述第一沟道控制区邻接的与所述沟道区相反的导电类型的区域，以向所述第一沟道控制区提供电源。
40.如权利要求17所述的方法，其中所述衬底上形成有两个或更多个所述鳍片，所述两个或更多个所述鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。
41.如权利要求40所述的方法，其中所述第一鳍片的沟道区的导电类型与所述第二鳍片的沟道区的导电类型相反，
所述第一/第二掺杂剂的引入还包括：
以第一掩模覆盖所述第一鳍片并露出所述第二鳍片，对所述第二鳍片进行相应掺杂剂的引入；以及
去除所述第一掩模；
以第二掩模覆盖所述第二鳍片并露出所述第一鳍片，对所述第一鳍片进行相应掺杂剂的引入。
42.如权利要求17所述的方法，其中形成第二绝缘材料层的步骤包括：
在衬底上沉积第二绝缘材料以至少覆盖所述鳍片的露出部分和所述伪栅；以及
去除部分的所述第二绝缘材料以露出所述伪栅的上表面。
CN201110377035.3A 2011-11-24 2011-11-24 半导体器件及其制造方法 Active CN103137686B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201110377035.3A CN103137686B (zh) 2011-11-24 2011-11-24 半导体器件及其制造方法
US13/552,446 US8518781B2 (en) 2011-11-24 2012-07-18 Semiconductor device and manufacturing method thereof
US13/897,171 US8716764B2 (en) 2011-11-24 2013-05-17 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110377035.3A CN103137686B (zh) 2011-11-24 2011-11-24 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN103137686A CN103137686A (zh) 2013-06-05
CN103137686B true CN103137686B (zh) 2016-01-06

Family

ID=48466032

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110377035.3A Active CN103137686B (zh) 2011-11-24 2011-11-24 半导体器件及其制造方法

Country Status (2)

Country Link
US (2) US8518781B2 (zh)
CN (1) CN103137686B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137685B (zh) 2011-11-24 2015-09-30 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8872225B2 (en) * 2012-12-20 2014-10-28 Intel Corporation Defect transferred and lattice mismatched epitaxial film
US8853025B2 (en) * 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9590104B2 (en) 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
KR20160054305A (ko) * 2014-11-06 2016-05-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9761584B2 (en) * 2015-06-05 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
WO2016209284A1 (en) * 2015-06-26 2016-12-29 Intel Corporation High-mobility semiconductor source/drain spacer
US10340374B2 (en) 2015-09-25 2019-07-02 Intel Corporation High mobility field effect transistors with a retrograded semiconductor source/drain
US10388764B2 (en) 2015-09-25 2019-08-20 Intel Corporation High-electron-mobility transistors with counter-doped dopant diffusion barrier
CN108028281B (zh) 2015-09-25 2022-04-15 英特尔公司 具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管
US10446685B2 (en) 2015-09-25 2019-10-15 Intel Corporation High-electron-mobility transistors with heterojunction dopant diffusion barrier
CN106876447B (zh) * 2015-12-11 2020-01-24 上海新昇半导体科技有限公司 具有渐变沟道的高压无结场效应器件及其形成方法
US10957769B2 (en) 2016-06-17 2021-03-23 Intel Corporation High-mobility field effect transistors with wide bandgap fin cladding
US10937783B2 (en) 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1082254A (zh) * 1992-04-14 1994-02-16 菲利浦电子有限公司 半导体器件
US6525403B2 (en) * 2000-09-28 2003-02-25 Kabushiki Kaisha Toshiba Semiconductor device having MIS field effect transistors or three-dimensional structure
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9721070D0 (en) * 1997-10-03 1997-12-03 Pharmacia & Upjohn Spa Bioactive derivatives of camptothecin
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
KR100618893B1 (ko) * 2005-04-14 2006-09-01 삼성전자주식회사 반도체 소자 및 그 제조방법
US7508031B2 (en) * 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US7348225B2 (en) * 2005-10-27 2008-03-25 International Business Machines Corporation Structure and method of fabricating FINFET with buried channel
US7646071B2 (en) * 2006-05-31 2010-01-12 Intel Corporation Asymmetric channel doping for improved memory operation for floating body cell (FBC) memory
US20080303095A1 (en) * 2007-06-07 2008-12-11 Weize Xiong Varying mugfet width to adjust device characteristics
US8188546B2 (en) * 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
US20120217467A1 (en) * 2011-02-24 2012-08-30 Globalfoundries Singapore Pte. Ltd. Buried channel finfet sonos with improved p/e cycling endurance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1082254A (zh) * 1992-04-14 1994-02-16 菲利浦电子有限公司 半导体器件
US6525403B2 (en) * 2000-09-28 2003-02-25 Kabushiki Kaisha Toshiba Semiconductor device having MIS field effect transistors or three-dimensional structure
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法

Also Published As

Publication number Publication date
US8518781B2 (en) 2013-08-27
US8716764B2 (en) 2014-05-06
CN103137686A (zh) 2013-06-05
US20130134488A1 (en) 2013-05-30
US20130248946A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
CN103137686B (zh) 半导体器件及其制造方法
CN103137685B (zh) 半导体器件及其制造方法
US9589848B2 (en) FinFET structures having silicon germanium and silicon channels
KR101802715B1 (ko) 반도체 디바이스의 제조 방법
US8796093B1 (en) Doping of FinFET structures
TWI509736B (zh) 半導體結構及其形成方法
CN103311124B (zh) 半导体器件及其制造方法
CN106711213B (zh) 半导体元件及其制作方法
CN103367441B (zh) 具有悬空沟道的mosfet及其形成方法
CN102446972A (zh) 具有带凹口的鳍片结构的晶体管及其制造方法
JP2007250665A (ja) 半導体装置及びその製造方法
CN103943563B (zh) 形成包含垂直纳米线的半导体结构的方法
TWI677098B (zh) 鰭狀場效電晶體及其製造方法
CN104051526B (zh) 紧邻半导体鳍的沟渠及其形成方法
CN103839814B (zh) 鳍式场效应晶体管的形成方法
US9953976B2 (en) Effective device formation for advanced technology nodes with aggressive fin-pitch scaling
CN106486372B (zh) 半导体元件及其制作方法
CN106409748B (zh) 半导体元件及其制作方法
CN104637814A (zh) 一种鳍式场效应晶体管及其制备方法
US9875941B1 (en) Method for fabricating semiconductor device
CN1988116B (zh) 制造场效应晶体管的方法以及由此制造的晶体管结构
CN115332319A (zh) 半导体结构的制造方法
CN107256892B (zh) 半导体器件、其制作方法及其制作的存储器
TWI533379B (zh) 半導體裝置及其製造方法
CN111627815B (zh) 非平面型场效应晶体管的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant