CN103137190A - 一种可实现亚阈值工作的列交错sram结构 - Google Patents

Abstract

本发明公开一种可实现亚阈值工作的列交错SRAM结构，包括锁存型写驱动电路、SRAM存储单元阵列、行译码电路、列译码电路和灵敏放大器和读出电路；所述锁存型写驱动电路与SRAM存储单元阵列和列译码电路连接，SRAM存储单元阵列与行译码电路和灵敏放大器和读出电路连接；SRAM存储单元阵列由若干亚阈值SRAM基本存储单元组成，SRAM存储单元阵列采用列交错的排列方式。本发明通过在写驱动电路中加入锁存部件，能够保证写操作时“半选中”单元即使在亚阈值工作电压下仍然具有很好的稳定性，从而实现了亚阈值SRAM存储阵列的列交错，减小SRAM的软错误率，同时实现灵敏放大器的复用，提高SRAM的面积效率。

Description

一种可实现亚阈值工作的列交错SRAM结构

技术领域

本发明涉及半导体集成电路，具体涉及一种可实现亚阈值工作的列交错静态随机访问存储器（Static Random Access Memory，SRAM）结构。

背景技术

为了实现SRAM的超低功耗，亚阈值SRAM的设计近几年成为研究热点。单端读取的8管和10管SRAM单元结构被相继提出，这些存储单元可以实现SRAM的亚阈值工作，达到低压、低功耗的效果；但是这些单元的低压工作方式使得它们在SRAM阵列中难以实现列交错，只能将一个字的所有位相邻排列，如图1所示，一行存储单元由两个逻辑字10和11组成，构成每个逻辑字的三位存储单元相邻排列，这样会导致一个逻辑字的多位存储单元易受粒子撞击影响，增加了SRAM的软错误率，而这个问题在低压SRAM设计中更为突出。为了解决这个问题，一种有效的方法就是采用SRAM列交错的阵列结构，如图2所示，两个逻辑字10和11的存储单元交叉排列，这样减小了每个逻辑字出现多位数据错误的概率，降低了SRAM的软错误率，另外还可以实现灵敏放大器的复用，提高SRAM的面积效率。为了实现亚阈值SRAM的列交错结构，在2011年JSSC上发表的《A LargeσV_TH/VDD Tolerant Zigzag8T SRAM With Area-EfficientDecoupled Differential Sensing and Fast Write-Back Scheme》中，采用了“写回”技术解决SRAM低压写操作的“半选中干扰”问题，从而实现亚阈值SRAM的列交错结构。但是该方法在每次写操作之前都要先进行读操作，降低了SRAM的存取速度。IK Joon Chang等人在2009年JSSC上提出差分结构的10管亚阈值SRAM单元，写操作时通过单独控制每一列存储单元的存取管，实现SRAM列交错的阵列结构。这种设计的不足之处是10管存储单元结构复杂，单元面积过大，不利于SRAM的面积效率。国内关于亚阈值SRAM的设计研究非常少，复旦大学、东南大学、安徽大学等研究机构主要集中在基本的6管单元SRAM的稳定性、可靠性研究。

发明内容

本发明针对上述问题，设计了一种可实现亚阈值工作的列交错SRAM结构，用来实现SRAM列交错，减小SRAM的软错误率，提高SRAM的面积效率。该结构与亚阈值SRAM电路兼容，解决了亚阈值SRAM的列交错问题。

为了实现上述目的，本发明采用如下技术方案：

一种可实现亚阈值工作的列交错SRAM结构，包括锁存型写驱动电路、SRAM存储单元阵列、行译码电路、列译码电路和灵敏放大器和读出电路；所述锁存型写驱动电路与SRAM存储单元阵列的位线和位线非连接，行译码电路与SRAM存储单元阵列连接，列译码电路与锁存型写驱动电路连接，灵敏放大器和读出电路与SRAM存储单元阵列的读位线连接；SRAM存储单元阵列由若干亚阈值SRAM基本存储单元组成，SRAM存储单元阵列采用列交错的排列方式。

本发明进一步的改进在于：SRAM存储单元阵列的每一行由M个逻辑字组成，每个逻辑字包括N位亚阈值SRAM基本存储单元，其中M和N均为正整数；锁存型写驱动电路包括第一反相器、第二反相器、传输门和M个锁存器；读写使能输入线通过第一反相器连接传输门的两个控制端；写入数据输入线连接传输门的输入端；每个锁存器均由四个二输入与非门构成，所述四个二输入与非门包括第一与非门、第二与非门、第三与非门和第四与非门；第一与非门的输出端连接第三与非门的第一输入端，第三与非门的输出端和第四与非门的第一输入端连接对应亚阈值SRAM基本存储单元的位线，第二与非门的输出端连接第四与非门的第二输入端，第四与非门的输出端和第三与非门的第二输入端连接对应亚阈值SRAM基本存储单元的位线非；传输门的输出端直接连接每个锁存器的第一与非门的第一输入端，传输门的输出端通过第二反相器连接每个锁存器的第二与非门的第二输入端；第一与非门的第二输入端和第二与非门的第一输入端连接列译码电路。

本发明进一步的改进在于：一个锁存器连接一个对应的亚阈值SRAM基本存储单元；一个锁存型写驱动电路中的所有锁存器对应连接不同逻辑字的亚阈值SRAM基本存储单元。

本发明进一步的改进在于：使用时，首先通过写入数据输入线把写入数据送到传输门的输出端，锁存型写驱动电路的M个锁存器根据列译码电路的列译码结果确定M个锁存器中一个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。

本发明进一步的改进在于：所述一种可实现亚阈值工作的列交错SRAM结构包括N个锁存型写驱动电路；使用时，首先通过写入数据输入线把写入数据送到各锁存型写驱动电路的传输门的输出端，所有锁存型写驱动电路中对应同一逻辑字的一个或多个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。

本发明进一步的改进在于：所述亚阈值SRAM基本存储单元包括：双稳态存储环、第一NMOS管和第二NMOS管组成的开关、第三NMOS管和第四NMOS管组成的读缓冲器；第一NMOS管的栅极接字线，源端接双稳态存储环的一端，漏端接位线，第二NMOS管的栅极接字线，源端接双稳态存储环的另一端，漏端接位线非；第三NMOS管的栅极接双稳态存储环的另一端，源端接地，漏端接第四NMOS管的源端，第四NMOS管的栅极接读字线，漏端接读位线。

本发明进一步的改进在于：当一行中的亚阈值SRAM基本存储单元被选中写入数据时，这些单元中的字线被置为逻辑高电平，将位线和位线非与双稳态存储环的一端和另一端连接起来，而读字线仍为逻辑低电平的无效状态，这样对亚阈值SRAM基本存储单元进行写操作。

本发明进一步的改进在于：当一行中的亚阈值SRAM基本存储单元被选中读出数据时，这些单元中的读字线被置为逻辑高电平，而字线仍为逻辑低电平的无效状态，双稳态存储环另一端的逻辑状态决定了第三NMOS管是否导通，从而决定在读周期开始前被预充电的读位线是否放电，然后读位线上的电压变化送到灵敏放大器和读出电路，实现对亚阈值SRAM基本存储单元的读操作。

本发明进一步的改进在于：所述双稳态存储环由两个交叉连结的反相器组成。

本发明中SRAM存储单元阵列根据行译码电路的结果选择相应的行，并把该行的字线打开，根据列译码电路的结果选择相应的列，并把该列的位线与锁存型SRAM写驱动电路连通，使得由位线和位线非上传来的数据能够写入SRAM存储单元阵列的基本存储单元中。

本发明的锁存型SRAM写驱动电路带来的有益技术效果是：通过在写驱动电路中加入锁存部件，能够保证写操作时“半选中”单元即使在亚阈值工作电压下仍然具有很好的稳定性，从而实现了亚阈值SRAM存储阵列的列交错，减小SRAM的软错误率，同时实现灵敏放大器的复用，提高SRAM的面积效率。对比已有技术，本发明的主要优势是：不需要复杂的亚阈值存储单元设计，节省单元面积，而且只是在传统的写驱动电路中加入锁存部件，由此增加的功耗和面积可忽略，因而提高了SRAM的面积效率；本发明从外围电路的改进上来实现SRAM的列交错，因此并不是只针对某种存储单元结构有效，而是具有广泛的适应性；不需要设计特殊的控制时序来实现列交错。

附图说明

下面结合附图和发明人给出的实施实例，对本发明进行详细说明。

图1为SRAM非列交错的阵列结构示意图；

图2为SRAM列交错的阵列结构示意图；

图3为根据本发明的第一实施例的整体电路结构图；

图4为本发明的锁存型SRAM写驱动电路图；

图5为根据本发明的第二实施例的基本存储单元电路图。

具体实施实例

参见图3所示，为本发明一种可实现亚阈值工作的列交错SRAM结构的第一实施例的整体电路结构图，本发明一种可实现亚阈值工作的列交错SRAM结构包括：锁存型写驱动电路1、SRAM存储单元阵列2、行译码电路3、列译码电路4和灵敏放大器和读出电路5；其中，锁存型写驱动电路1与SRAM存储单元阵列2的位线BL和位线非BLB连接，行译码电路3与SRAM存储单元阵列2连接，列译码电路4与锁存型写驱动电路1连接，灵敏放大器和读出电路5与SRAM存储单元阵列2的读位线RBL连接。

SRAM存储单元阵列2由若干亚阈值SRAM基本存储单元20组成，SRAM存储单元阵列2采用列交错的排列方式，如图3示例，一行16位的存储单元由四个逻辑字A、B、C和D组成，每个逻辑字包含4位（A=A0A1A2A3，B、C和D类推），四个逻辑字的每一位存储单元交错排列，构成SRAM列交错结构，降低SRAM的软错误率，对SRAM读写时，根据列译码结果Y<0>～Y<3>选择四个逻辑字中的一个进行存取操作，因而可以进行灵敏放大器的复用；列地址译码电路4根据外部送来的列地址CA进行译码，并且把译码的结果送给锁存型写驱动电路1，锁存型写驱动电路1根据列译码结果（Y<0>～Y<3>）选中相应的列，并把外部送来的写入数据传输到选中的列的位线BL上，而将未选中的列上的位线电压锁存；与此同时，行译码电路3根据外部送来的行地址RA进行译码，并把译码结果送给SRAM存储单元阵列2，SRAM存储单元阵列2根据行译码结果选中相应的行，并把该行的字线WL打开，然后将锁存型写驱动电路1送过来的数据写入到SRAM存储单元阵列2中选中的亚阈值SRAM基本存储单元20上。

参见图4，每个逻辑字包含多少位，本发明就具有多少个锁存型SRAM写驱动电路1。本发明根据输入数据，一次可以有一个或多个锁存型SRAM写驱动电路1工作。第N个锁存型SRAM写驱动电路1中的四个锁存器分别对应所有逻辑字的第N位，比如第一个锁存型SRAM写驱动电路1中的四个锁存器43～46分别对应连接A0、B0、C0和D0的位线与位线非。本发明的锁存型SRAM写驱动电路1，包括：两个反相器40、41，一个传输门42和四个锁存器43～46，其中，每个锁存器由四个二输入与非门430～433构成。

读写使能输入线WEN通过反相器40连接传输门42的两个控制端；写入数据输入线DIN连接传输门42的输入端。每个锁存器均由四个二输入与非门430～433构成，与非门430的输出端连接与非门432的第一输入端，与非门432的输出端和与非门433的第一输入端连接位线BL，与非门431的输出端连接与非门433的第二输入端，与非门433的输出端和与非门432的第二输入端连接位线非BLB；传输门42的输出端直接连接四个锁存器43～46的与非门430的第一输入端，传输门42的输出端通过反相器41连接四个锁存器43～46的与非门431的第二输入端；与非门430的第二输入端和与非门431的第一输入端连接列译码电路4的译码结果输出端。

与现有的SRAM写驱动电路不同的是，本发明在写SRAM时，首先通过写入数据输入线DIN把写入数据送到传输门42的输出端，锁存器43～46根据列译码结果Y<0>～Y<3>确定该锁存器是传输数据还是保持锁定状态；假设列译码结果Y<0>为1，Y<1>～Y<3>为0，根据图3中SRAM存储阵列2的说明，则表示某一行SRAM中的逻辑字A对应的那些列被选中，而逻辑字B、C和D对应的那些列未被选中，同时，锁存器43由于Y<0>为1而把传输门42的输出端的数据传到逻辑字A对应的位线上，锁存器44～46由于Y<1>～Y<3>为0而保持锁定状态，即使得逻辑字B、C和D对应的位线上的电压与这些位线各自连接的“半选中”单元的存储节点电压相同，而不是像传统的SRAM写电路那样，未选中的位线保持预充电的电压。本发明这样做的好处是：通过锁存型SRAM写驱动电路1，使得写操作时“半选中”单元的存储节点与单元上的位线之间没有电压差，消除了存储节点的电压干扰，这样，写操作时就可以只选中一行中的某几个单元，而不用对一整行的所有单元进行写操作，所以逻辑字A、B、C和D就可以交错排列，如图3中的SRAM存储阵列2所示，列交错的这种方式可以减小软错误率，实现灵敏放大器的复用。

参见图5，本发明的第二实施例，一个8管的亚阈值SRAM存储单元电路20，包括：两个交叉连结的反相器50和51组成的双稳态存储环，两个NMOS管52和53组成的开关，两个NMOS管54和55组成的读缓冲器；NMOS管52的栅极接字线WL，源端接50和51组成的双稳态存储环的一端Q，漏端接位线BL，NMOS管53的栅极接字线WL，源端接50和51组成的双稳态存储环的另一端QB，漏端接位线非BLB；NMOS管54的栅极接50和51组成的双稳态存储环的另一端QB，源端接地，漏端接NMOS管55的源端，NMOS管55的栅极接读字线RWL，漏端接读位线RBL。

当一行中的某些存储单元被选中写入数据时，这些单元中的字线WL便被置为逻辑高电平，将位线BL和位线非BLB与存储环的两端Q和QB连接起来，而读字线RWL仍为逻辑低电平的无效状态，这样实现对SRAM的写操作；当一行中的某些存储单元被选中读出数据时，这些单元中的读字线RWL便被置为逻辑高电平，而字线WL仍为逻辑低电平的无效状态，存储节点QB的逻辑状态决定了NMOS管54是否导通，从而决定在读周期开始前被预充电的读位线RBL是否放电，然后读位线RBL上的电压变化送到灵敏放大器和读出电路5，这样实现对SRAM的读操作。与现有的6管SRAM基本存储单元相比，8管单元增加的两个NMOS管54和55在读操作时，将存储节点与读位线RBL隔离开来，避免了6管单元的存储节点在读操作时受位线BL电压干扰的问题，提高了SRAM存储单元的静态噪声容限，这种8管SRAM存储单元适应于亚阈值工作。

综上所述，本发明所设计的SRAM存储电路结构，由于引入了锁存型SRAM写驱动电路，使得该电路可以实现亚阈值SRAM的列交错，降低了SRAM的软错误率，提高了SRAM的面积效率；另外，设计的锁存型SRAM写驱动电路广泛适应于不同的存储单元结构，具有很好的移植性。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明所提交的权利要求书确定的专利保护范围。

Claims (9)

1.一种可实现亚阈值工作的列交错SRAM结构，其特征在于，包括锁存型写驱动电路（1）、SRAM存储单元阵列（2）、行译码电路（3）、列译码电路（4）和灵敏放大器和读出电路（5）；所述锁存型写驱动电路（1）与SRAM存储单元阵列（2）的位线（BL）和位线非（BLB）连接，行译码电路（3）与SRAM存储单元阵列（2）连接，列译码电路（4）与锁存型写驱动电路（1）连接，灵敏放大器和读出电路（5）与SRAM存储单元阵列（2）的读位线（RBL）连接；SRAM存储单元阵列（2）由若干亚阈值SRAM基本存储单元（20）组成，SRAM存储单元阵列（2）采用列交错的排列方式。

2.根据权利要求1所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，SRAM存储单元阵列（2）的每一行由M个逻辑字组成，每个逻辑字包括N位亚阈值SRAM基本存储单元（20），其中M和N均为正整数；锁存型写驱动电路（1）包括第一反相器（40）、第二反相器（41）、传输门（42）和M个锁存器；读写使能输入线（WEN）通过第一反相器（40）连接传输门（42）的两个控制端；写入数据输入线（DIN）连接传输门（42）的输入端；每个锁存器均由四个二输入与非门构成，所述四个二输入与非门包括第一与非门（430）、第二与非门（431）、第三与非门（432）和第四与非门（433）；第一与非门（430）的输出端连接第三与非门（432）的第一输入端，第三与非门（432）的输出端和第四与非门（433）的第一输入端连接对应亚阈值SRAM基本存储单元的位线，第二与非门（431）的输出端连接第四与非门（433）的第二输入端，第四与非门（433）的输出端和第三与非门（432）的第二输入端连接对应亚阈值SRAM基本存储单元的位线非；传输门（42）的输出端直接连接每个锁存器的第一与非门（430）的第一输入端，传输门（42）的输出端通过第二反相器（41）连接每个锁存器的第二与非门（431）的第二输入端；第一与非门（430）的第二输入端和第二与非门（431）的第一输入端连接列译码电路（4）。

3.根据权利要求2所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，一个锁存器连接一个对应的亚阈值SRAM基本存储单元；一个锁存型写驱动电路（1）中的所有锁存器对应连接不同逻辑字的亚阈值SRAM基本存储单元。

4.根据权利要求2所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，使用时，首先通过写入数据输入线（DIN）把写入数据送到传输门（42）的输出端，锁存型写驱动电路（1）的M个锁存器根据列译码电路（4）的列译码结果确定M个锁存器中一个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。

5.根据权利要求2所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，所述一种可实现亚阈值工作的列交错SRAM结构包括N个锁存型写驱动电路（1）；使用时，首先通过写入数据输入线（DIN）把写入数据送到各锁存型写驱动电路（1）的传输门（42）的输出端，所有锁存型写驱动电路（1）中对应同一逻辑字的一个或多个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。

6.根据权利要求1所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，所述亚阈值SRAM基本存储单元（20）包括：双稳态存储环、第一NMOS管（52）和第二NMOS管（53）组成的开关、第三NMOS管（54）和第四NMOS管（55）组成的读缓冲器；第一NMOS管（52）的栅极接字线（WL），源端接双稳态存储环的一端（Q），漏端接位线（BL），第二NMOS管（53）的栅极接字线（WL），源端接双稳态存储环的另一端（QB），漏端接位线非（BLB）；第三NMOS管（54）的栅极接双稳态存储环的另一端（QB），源端接地，漏端接第四NMOS管（55）的源端，第四NMOS管（55）的栅极接读字线（RWL），漏端接读位线（RBL）。

7.根据权利要求6所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，当一行中的亚阈值SRAM基本存储单元（20）被选中写入数据时，这些单元中的字线（WL）被置为逻辑高电平，将位线（BL）和位线非（BLB）与双稳态存储环的一端（Q）和另一端（QB）连接起来，而读字线（RWL）仍为逻辑低电平的无效状态，这样对亚阈值SRAM基本存储单元（20）进行写操作。

8.根据权利要求7所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，当一行中的亚阈值SRAM基本存储单元（20）被选中读出数据时，这些单元中的读字线（RWL）被置为逻辑高电平，而字线（WL）仍为逻辑低电平的无效状态，双稳态存储环另一端（QB）的逻辑状态决定了第三NMOS管（54）是否导通，从而决定在读周期开始前被预充电的读位线（RBL）是否放电，然后读位线（RBL）上的电压变化送到灵敏放大器和读出电路（5），实现对亚阈值SRAM基本存储单元（20）的读操作。

9.根据权利要求7所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，所述双稳态存储环由两个交叉连结的反相器组成。

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