CN103036557B - 包括锁相环的电子设备及控制受控振荡器的方法 - Google Patents

Abstract

本发明提供了一种锁相环（PLL）。所述PLL包括控制级，所述控制级包括N个存储元件，其中每个存储元件具有偶联到所述控制级的输出的输出。所述N个存储元件偶联成串，并且每个存储元件可以模拟模式配置，其中存储元件的存储节点处的存储信号响应于电荷泵的输出信号而连续改变。每个存储元件可以数字模式配置，在所述模式中存储值是来自一组预定值的一个值，并且如果在先存储元件和在后存储元件为数字模式且具有不同的存储信号的值则所述存储元件可设定为模拟模式。

Description

包括锁相环的电子设备及控制受控振荡器的方法

相关申请的交叉参考

本申请要求于2011年9月29日提交的欧洲临时专利申请号11183369.5的优先权，所述申请通过引用以其全文结合在此。

技术领域

本申请涉及用于锁相环的电子设备以及方法，并且更具体地涉及用于控制锁相环的受控振荡器的振荡频率的电子设备以及方法。

背景技术

锁相环通常配备有受控振荡器，例如压控振荡器(VCO)。VCO耦联在反馈环中，从而产生来自低频参考时钟的高频时钟。这种参考时钟的频率较低，因为其更容易在低频下生成不同的稳定且精确的时钟信号。在图1中示出了根据现有技术的锁相环的实例。存在VCO、相频检测器PFD、电荷泵、分频器以及补偿电容器C1SVS、包括电阻器R以及电容器C2的集成模拟单元。相频检测器PFD将参考时钟REFCKL的相位与反馈时钟信号SYSCLK的相位进行比较，这两者具有相同的时钟频率。反馈时钟信号SYSCLK是由PLL输出的时钟信号PLLOUT并且由分频器DIV分频。如果反馈时钟信号SYSCLK的频率或相位不同于参考时钟信号REFCKL的相位或频率，则电荷泵CP将一信号施加到VCO上从而增加或降低VCO的输出信号PLLOUT的相位或频率。由电荷泵发出的信号ICH是参考时钟REFCKL与反馈时钟信号SYSCLK之间的差值的函数。

VCO可以实施为环形振荡器。环形振荡器拓扑结构提供了一系列的级联延迟级，通常是反相器。来自最后一个延迟级的输出信号被馈送回第一延迟级的输入。经过这些级联级的总延迟，包括系统内的信号的任何净反相，被设计为满足持续振荡标准。通常，每个延迟级具有由单独的输入控制的可变延迟。VCO的振荡频率则是由输入信号控制的从而改变级延迟。可以在大范围上调谐环形振荡器的振荡频率，如VCO的标称中心频率的20％至50％。

现有技术中的PLL采用32KHz范围内的实时时钟输入信号并且生成具有数十到数百MHz范围的频率的输出信号PLLOUT。为了符合这种极低的输入频率，PLL必须具有非常小的带宽，例如在3KHz或更小范围内。这种小带宽要求外部部件并且还会消耗大量电能，尤其是在数字PLL的情形中。然而，手持式或移动设备要求降低功耗和外部部件数量。

发明内容

本发明的主要目标是提供一种要求更少的外部部件并且比根据现有技术的PLL消耗更少电能的PLL。

在本发明的一个方面中，存在一种包括锁相环的电子设备。所述锁相环包括相频检测器(PFD)、第一电荷泵、受控振荡器、分频器、以及第二电荷泵。进一步存在控制级。相频检测器的输出耦联到所述第一电荷泵。所述第一电荷泵的输出耦联到所述受控振荡器的第一控制输入。相频检测器的输出还耦联到所述第二电荷泵的输入。所述第二电荷泵的输出耦联到所述控制级的输入。所述控制级的输出耦联到所述受控振荡器的第二控制输入。所述受控振荡器的输出耦联到分频器的输入。分频器的输出耦联到相频检测器的输入。

控制级包括N个存储元件。每个存储元件可以具有耦联到控制级的输出的输出。这N个存储元件优选地耦联成串，从而使得所述串中的每个存储元件耦联到多个在先存储元件和多个在后存储元件。术语“在先”是指串中的位置并且是指更接近串中的第一存储元件然后是当前的存储元件。术语“在后”是指串中的位置并且是指更接近串中的最后一个存储元件然后是当前的存储元件。在串配置中，第一个存储元件和最后一个存储元件可以不具有两个相邻元件。第一个存储元件可以不具有在先存储元件并且串中的最后一个存储元件将不具有在后存储元件。在先存储元件和在后存储元件可以不是个存储元件的直接相邻元件，而是它们可以具有进一步远离所述存储元件的位置。

根据本发明的一个方面，至少两个存储元件共享一存储电容器。这意味着至少两个存储元件可以可替代地耦联到存储电容从而给所述存储电容充电并放电。每个存储元件本身则可以不包括存储电容。

在本发明的一方面中，共享一共享存储电容器的两个存储元件不应当是所述存储元件串中的直接相邻元件。存储信号则可以是所述电容一侧(板)的电压水平。在多个存储元件之间共享存储电容器(存储电容)可以大量地减少所要求的存储电容器的数目并且由此减少用于实施存储电容所需的面积，尤其是在集成半导体电路中。

在一个实施例中，仅提供了可以在所有存储元件之间共享的k个存储电容器(电容)。参数k则可以是大于2的正整数。在所述实施例中，共享存储器的存储元件的数目是存储元件的总数除以k。换言之，存储元件的每个第k个相邻元件存储元件使用同电容器。这将存储电容器的数目减少等于存储元件的数目除以k的因子。在有利的实施例中，存储电容器的数目可以是4(k＝4)。如果例如使用了200个存储元件，则存储电容器的数目减少了200除以4，也就是50个。

可以通过添加并移除来自共享电容的电荷来改变存储电容上的电压水平。

每个存储元件则可以包括传输门，所述传输门耦联在存储元件的内部存储节点和存储电容器之间。

每个存储元件的传输门是由不是所述存储元件的直接相邻元件的存储元件的输出控制。这实现了：存储元件之间的存储电容器的任何切换不会影响串中的激活存储元件。

然后可以响应于第二电荷泵的输出信号对存储电容器进行充电并放电。存储元件中的开关(晶体管)的控制栅极然后可以耦联到电荷泵的输出。如果存储元件是处于数字模式，第一开关或第二开关关闭(连接)，则可以将共享存储电容的放电和充电去使能。

然后每个存储元件可以被配置为采取模拟模式。在模拟模式中，存储元件的存储节点处的存储信号可以响应于第二电荷泵的输出信号而连续地改变。

进一步地，每个存储元件可以被配置为采取数字模式。在数字模式中，存储值是来自一组预定值的值。如果在先存储元件和在后存储元件是处于数字模式并且具有不同的存储信号值，则存储元件可以被进一步配置为采取模拟模式。

因此，本发明的这些方面提供了一种半数字型锁相环，所述锁相环由可以在模拟模式和数字模式中配置的多个存储元件控制。在模拟模式中，存储元件的输出信号可以连续地改变。在数字模式中，输出信号是固定的(保持在恒定值，即例如高或低)。输出信号则可以是数字信号中的逻辑高或逻辑低。通常所要求的大型回路滤波电容可以由使用根据本发明的所述方面的存储元件的半数字型电路安排来代替。根据本发明的这些方面的电子设备消耗非常低的电流并且不要求外部部件。进一步地，根据本发明的电子设备的集成实现所要求的芯片尺寸同样非常小。

优选的，模拟回路阻尼机构结合所述半数字型锁相环配置而使用。

在本发明的一个方面中，存储元件可以被配置为如果在先和在后存储元件处于数字模式并且具有相同的存储信号值则采取数字模拟。

在一个实施例中，至少在先存储元件和/或在后存储元件可以是处于模拟模式的存储元件的直接相邻元件。

在一个实施例中，至少在先存储元件和/或在后存储元件可以是从模拟模式改变到数字模式和/或反之亦然的存储元件的直接相邻元件。

进一步地，每个存储元件可以被配置为产生输出信号，所述输出信号则可以是存储信号，存储元件中的存储信号，的函数。所述输出信号然后可以被馈送到受控振荡器用于适配受控振荡器的振荡频率。

因此，受控振荡器可以由存储元件的输出信号控制。因为一些存储元件处于数字模式而其他存储元件，优选地同时是直接相邻元件的两个存储元件，处于模拟模式，受控振荡器由存储元件的数字和模拟输出信号的组合控制。本发明的所述方面提供了一种控制机构，所述控制机构采用数字信号但是不限于特定数目的离散控制步骤。仅仅使用数字信号来控制受控振荡器总是受限于离散步骤的数目。本发明提供了一种机构，其中存储元件自动切换到模拟模式，从而覆盖所有离散步骤范围。所述控制机构的方案因此是基本上无限的。然而，因为仅有一个或两个存储元件处于模拟模式，控制电路提供了一种非常高效且可靠的机构，所述机构使用非常少的部件(即，存储元件)。

存储元件中的存储节点可以耦联到晶体管的栅极用于控制流经所述晶体管的电流。所述电流然后可以用作存储元件的输出信号。所述电流可以被馈送到受控振荡器用于适配并改变受控振荡器的时钟频率。直接将电流馈送到受控振荡器进一步降低了电路对干扰的灵敏度并且这在部件以及部件数目上是非常高效的。存储元件的输出电流用作数字信号，指示存储元件是否处于数字模式的数字状态。进一步地，存储元件的输出电流是如果存储元件处于模拟模式则在最小值和最大值之间连续改变的模拟输出信号。

在一个优选实施例中，存储元件可以包括第一开关和第二开关。所述第一开关可以耦联在第一供电电压和存储元件的存储节点之间。所述第二开关可以耦联在第二供电电压和存储元件的存储节点之间。

所述第一开关然后可以被配置为响应于在先存储元件的存储信号并且还响应于在后存储元件的存储信号的水平而切换。

所述第二开关还可以被配置为响应于在后存储元件的存储信号的水平并且还响应于在先存储元件的存储信号的水平而切换。

所述第一开关然后可以被配置为仅当(在先和在后存储元件的)这两个存储信号低于一个或多个预定阈值水平时关闭(将存储节点耦联到第一供电电压)。

所述第二开关然后可以被配置为仅当(在先和在后存储元件的)这两个存储信号高于一个或多个预定阈值水平时关闭(将存储节点耦联到第二供电电压)。这意味着存储节点或者被拉到第一供电电压水平(例如，VDD)或者被拉低到接地水平。

如果在先存储元件以及在后存储元件的存储信号的水平不同，则存储节点既不会被拉到第一供电电压也不会被拉到第二供电电压水平。如果参照本发明的其他方面所解释的，存储元件然后可以处于模拟模式。

第一开关可以包括两个晶体管并且第二开关也可以包括两个晶体管。这两个晶体管可以用它们的控制栅极分别耦联到在后和在先存储元件的存储节点。

存储元件的存储信号在数字模式中切换到其上的一组预定值可以包括两个值。因此，存储元件则可以是二进制存储元件。这些值则可以是最小值和最大值。最小值可以是接地而最大值可以是供电电压水平。

本发明还提供了一种控制受控振荡器的方法。可以确定受控振荡器的输出时钟信号与参考时钟信号之间的相位差和/或频率差。可以生成用于受控振荡器的第一输入信号。所述第一控制信号可以用于精细调谐受控振荡器的频率。精细调谐可以是基于所确定的相位差和/或频率差。然后可以生成用于受控振荡器的第二输入信号。所述第二输入信号可以用于粗调谐受控振荡器的频率。同样，所述第二输入信号可以基于参考信号与受控振荡器的输出时钟信号的相位差和/或频率差来确定。所述第二信号可以包括一个数字即量化部分以及模拟即非量化部分。所述数字部分可以是由第一组数字信号和第二组数字信号形成的。所述模拟部分可以被配置为指示第一组数字信号的值和第二组数字信号的值之间的中间值。第一组数字信号的值可以与逻辑高的数字信号数目成比例或与其相对应。第二组数字信号的值可以与逻辑高的数字信号数目成比例或与其相对应。本发明的这个方面提供了：由第一组数字信号代表的数字值与由第二组数字信号代表的数字值之间的范围是由模拟信号覆盖的。

存储元件然后可以被控制为选择性地耦联到一小组共享存储电容器。所述存储元件串中的每个第k个相邻元件则可以在不同的时间使用同一个存储电容器。

附图说明

为更完整的理解本发明及其优点，现结合附图得到以下说明的参考，其中：

图1示出了根据现有技术的锁相环；

图2示出了根据本发明的锁相环的简化电路及框图；

图3示出了根据本发明的实施例的受控振荡器的简化电路图；

图4示出了根据本发明的实施例的延迟控制级的简化电路图；

图5示出了根据本发明的实施例的存储元件的简化电路图；

图6示出了根据本发明的实施例的共享电容器的充电原理的简化波形；

图7示出了根据本发明的实施例用于存储元件的电荷泵；

图8示出了根据本发明的实施例用于阻尼锁相环的电荷泵；以及

图9示出了根据本发明的实施例的用于补偿处理差异的配置的简化电路图。

具体实施方式

图2示出了根据本发明的多个方面的电子设备1，所述电子设备包括锁相环PLL 2。所述PLL 2包括相频检测器PFD，其输出耦联到第一电荷泵CP1的输入。所述第一电荷泵CP1的输出耦联到受控振荡器VCO的输入以及回路电容器C1的一侧。回路电容器C1的另一侧接地或者耦联到供电电压水平。受控振荡器VCO的输出OUTVCO耦联到电平位移器LS的输入并且是PLL输出信号PLLOUT。受控振荡器在本实施例中是压控振荡器VCO。输出信号PLLOUT耦联回到分频器DIV。分频器DIV将输出信号PLLOUT的时钟频率分频并且提供时钟信号SYSCLK。所述信号SYSCLK被馈送回到相频检测器PFD的输入。相频检测器PFD的另一个输入接收参考时钟信号REFCLK。

进一步地，根据本发明的多个方面，存在第二电荷泵CP2以及延迟控制级DCONT。所述第二电荷泵CP2还可以耦联为接收相频检测器PFD的输出。所述第二电荷泵CP2的输出SHN和LNG耦联到延迟控制级DCONT的输入。延迟控制级DCONT的这些输入是FS和FL。FS是指加速(增加VCO的时钟信号的频率)而FL是指减速(降低VCO的时钟信号的频率)。延迟控制级提供了馈送到VCO的FSUP的输出信号D。

参考时钟REFCLK可以是来自电子设备1的实时时钟的输入时钟。参考时钟信号REFCLK的频率可以是在32KHz的范围内。这个低输入频率通常要求PLL 2的回路带宽在1KHz至3KHz的范围内。参考时钟信号REFCLK被直接馈送到相频检测器PFD。相频检测器PFD可以是常规的相频检测器，这种常规的相频检测器被配置为将参考时钟信号REFCLK的相位与反馈时钟信号SYSCLK的相位进行比较。相频检测器基于所检测到的相位/频率差生成向上信号UP和向下信号DN。这两个输出UP和DN被馈送到第一电荷泵CP1和第二电荷泵CP2。

如果DVCO不是安排用于产生全摆输出时钟信号OUTVCO，则在DVCO的输出处的电平位移器LS仅是可选的。电平位移器的输出(或，在替代实施例中，DVCO的输出)则是PLL 2的反馈和输出信号PLLOUT。分频器DIV定义了时钟复用因子。分频器的输出被作为信号SYSCLK馈送回相频检测器PFD的输入。

延迟控制级DCONT的输出信号D优选地是模拟信号。在实施例中，输出信号D可以是电流。延迟控制级DCONT还生成数字信号A<1:N>。A<1:N>代表存储在延迟控制级DCONT中的信号的内容/值。这些数字位被馈送回第一电荷泵CP1和第二电荷泵CP2。它们用于补偿由温度、供电电压或生产范围所导致的差异。

图3示出了根据本发明的实施例可以用在锁相环中的VCO的实施例的简化电路图。VCO包括五个延迟级INV1、INV2、INV3、INV4以及INV5。延迟级INV5的输出OUTVCO耦联到VCO的第一延迟级INV1的输入。VCO被实施为环形振荡器。所有级INV1至INV5串联耦联。最后一级INV5提供了到第一级INV1的反馈。延迟级INV1至INV5可以全部实施为图3的较低部分。因此，延迟级INV1至INV5被配置为包括PMOS晶体管PMOSI和NMOS晶体管NMOSI的反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的沟道通常耦联在一起用作反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的控制栅极耦联为接收来自前一级的输入信号。反相器的输出信号OUT则耦联到下一级。VCO进一步包括PMOS晶体管P1，所述晶体管定义了用于模拟阻尼的栅极。流经PMOS晶体管P1的电流结合所接收的流经节点VSUP的电流定义振荡器的电流。VSUP耦联为接收延迟级DCONT的输出信号。延迟级DCONT的输出是信号D。PMOS晶体管P1在控制栅极处接收输入信号PROP。所述输入信号PROP是VCO的第一输入信号用于响应于图2所示的第一电荷泵CP1的输出而定义模拟阻尼(振荡频率的精细调谐)。VCO VSUP的第二输入耦联到延迟控制级DCONT的输出。这用于提供粗调谐。

图4更详细地示出了延迟控制级DCONT。延迟级包括N个存储元件S1至SN。N可以是200。每个存储元件具有输入L、输入H、输入L2、输入H2、输入FS以及输入FL、输入INITB、输出OUT和输出CC、以及输出INH。

存储元件的输出INH耦联到在后存储元件的输入L和在先存储元件的输入H。

进一步地，输出INH提供了信号A<1:N>，所述信号被馈送回图2所示的电荷泵CP1和CP2。

信号B<1:N>用于将存储元件初始化为特定的初始值。

信号INITB用于初始化存储元件。存储元件S1至SN耦联成串。第一个存储元件S1没有在先存储元件。最后一个存储元件S1没有在后存储元件。其他存储元件Si(S2至SN-1)总是具有对应的在先和在后存储元件。例如，存储元件S2具有在先存储元件S1和在后存储元件S3至SN。存储元件S3具有在后存储元件S4至SN以及在先存储元件S1和S2。

更广泛而言，存储元件Si具有在先存储元件S1至Si-1以及在后存储元件Si+1至SN。存储元件Si的功能和内容则是由存储在在先存储元件S1至Si-1中的一个或多个中的一个或多个值以及存储在一个或多个在后存储元件Si+1至SN中的一个或多个值定义的。

确定操作模式和存储元件Si的内容的存储元件可以不是Si的直接相邻元件，而是在串中距Si更远的一个或多个在先和在后存储元件。因此，存储元件Si的内容和操作模式则是由存储在在先存储元件Si-K1和存储在在后存储元件Si+K2中的值所定义的。K1和K2则可以是大于1的正整数。

所有单个的存储元件S1至SN耦联在节点D处。这个节点D是延迟控制级DCONT的组合输出信号。进一步地，输入引脚ML和FS同样耦联在一起并且对于所有的存储元件S1至SN而言是相同的。这同样适用于MH和FL。输入引脚INITB同样在节点INIT处耦联在一起。信号INIT可以用于立即初始化所有的存储元件S1至SN。

对于存储元件S2而言，输入H和L可以具有4个可能的值。或低-低、低-高、高-低或高-高。

进一步有k＝4个共享存储电容器C1、C2、C3以及C4。不是在每个存储元件S1至SN中提供存储电容器，而是在这些存储元件S1至SN之间共享这些电容器。可以由存储元件根据特定的顺序为存储电容器C1至C4中的每一个充电并放电。例如，存储元件S3接收来自存储元件S2的输入信号L、来自存储元件S1的信号L2、来自存储元件S4的信号H以及来自存储元件S5的信号H2。信号L2和H2控制将存储电容器C3耦联到存储元件S3。信号L和H用于控制由存储元件S3执行的存储电容器C3的充电和放电。

在第一场景中，可能存在来自相频检测器PFD(如图2所示)的连续的UP信号。在所述场景中，存储元件的充电从存储元件S1开始并且连续地以存储元件S2、S3、S4直到存储元件Si连续地继续。存储元件S1的输出CC耦联到电容器C1的一侧。在初始化(上电)期间，所有的存储元件S1至SN被初始化为与逻辑LOW相对应的电压水平。如果存储电容器C1上的电压水平到达例如供电电压水平的一半即VDD/2，则其通过存储元件S1的输出CC而充电。信号L2从LOW改变到HIGH用于存储元件S3，而信号L也采用逻辑电平HIGH用于存储元件S2。在这种情况中，由于在先上电序列，信号H2对于存储元件S3而言是处于逻辑LOW。这使能了存储元件S3的两个内部传输门(图5所示)(即，传输门打开＝耦联)。存储电容器C3然后在输出CC处耦联到存储元件S3的输出节点OUT(＝存储节点SNOD)。

如之前所述，在根据本发明的PLL的运行期间，两个存储元件总是激活的，而剩余的存储元件则不是激活的。在初始化期间，存储元件S1是激活的而信号L和L2耦联到供电电压水平VDD。存储元件S2然后被激活并且其输出CC耦联到C2。C1然后由存储元件S1充电并且内部存储节点SNOD处的电压水平上升。在将存储元件S2的存储节点SNOD充电到供电电压水平的一半即VDD/2后，耦联到存储元件S3的存储元件S2的信号L、耦联到存储元件S4的存储元件S2的信号L2以及耦联到存储元件S1的存储元件S2的信号L变为逻辑HIGH。这提供了以下事实：存储元件S3激活并且存储电容器C4通过输出CC耦联到存储元件S4的输出节点(或存储节点SNOD)。存储元件S1然后不激活并且其输出OUT被数字地连线到VDD。

因为存储元件S1的输出OUT连线到VDD，存储电容器C1可用并且例如如果需要时可以由存储元件S5使用。在这种情形中，存储元件S2和S3激活并且剩余的存储元件不激活。下一步是存储电容器C3通过存储元件S3充电。存储元件S3的输出节点OUT(或存储节点SNOD)一达到供电电压水平的一半即VDD/2，存储元件S4就被激活。存储元件S2的输出OUT然后连线到供电电压水平VDD并且存储电容器C1耦联到存储元件S5的输出。存储电容器C1通过存储元件S1充电到供电电压水平VDD。如果存储电容器C1然后耦联到例如存储元件S5，则存储电容器C1放电到接地(逻辑LOW)，因为存储元件S5的输出OUT数字地连线到逻辑LOW。这使能了存储电容器C1并且使其可用于充电，由此避免压控振荡器VCO的输入处的任何电压毛刺。电压毛刺可以因为存储电容器C1的任何预充电而发生。存储元件S4的输出OUT(输出信号CC)一达到供电电压水平的一半即VDD/2，存储元件S5就被激活并且存储元件S3的输出OUT连线到供电电压水平VDD，由此去激活存储元件S3。存储电容器C3然后可用。存储元件S5的信号L2一变HIGH(S5的L2耦联到S7)，共享存储电容器C3就耦联到存储元件S7，以便为共享存储电容器C3充电。因为两个存储元件总是激活的，所以可以激活从一个频率到更高频率的平滑跃迁。这种平滑频率跃迁防止了任何频率毛刺并且由此防止了PLL输出的任何不希望的抖动。

对于从相频检测器PFD到第二电荷泵CP2的连续DOWN信号而言，连续的SLOW脉冲(信号LNG)被馈送到存储元件中的切换晶体管(图5所示的N2)。在这种情形中，从最右侧存储元件SN到最左侧存储元件S1执行共享电容器C1至C4的切换。例如，电容器C3从存储元件S7切换到存储元件S3。存储电容器C2从存储元件S6切换到存储元件S2。存储电容器C1从存储元件S5切换到存储元件S1。

在一种场景中，其中已经在PLL锁相过程中响应于在先UP信号而将存储元件S1至S5充电，不妨进一步假设例如存储元件S5和S6是激活的存储元件。在DOWN信号的上升沿处，存储元件S5和S6开始为其对应的共享电容器C1和C2放电。存储元件S5的输出信号INH达到供电电压水平的一半即VDD/2，从存储元件S5馈送到存储元件S3的信号H2变LOW。进一步地，从存储元件S5馈送到存储元件S4的信号H2变LOW并且从存储元件S5馈送到存储元件S6的信号H2变LOW。因此，存储元件S6的输出INH连线到逻辑LOW。因为信号H和L是逻辑HIGH(存储元件S3处于供电电压水平VDD)，所以存储元件S4被激活。因为信号L2和R2是逻辑HIGH，存储元件S3耦联到共享存储电容器C3以便将电容器C3放电。进一步地，电容器C2从存储元件S6(数字地连线到逻辑LOW)去耦联并且因此如果需要时可用于存储元件S2。存储电容器C3之前耦联到存储元件S7，所述存储元件的输出INH现在连线到逻辑LOW。因此，电容器C3两端的电压水平也是在逻辑LOW。然而，当存储电容器C3耦联到存储元件S3并且存储元件S3的输出INH连线到逻辑HIGH时，存储电容器C3在非常短的时间内充电到供电电压水平VDD。在本发明的实施例中，用来给存储电容器(在本示例中是C3)充电的时间段非常短，以便将存储电容器C3准备用于可以被配置为将电容器放电的在后存储元件。存储元件S3在来自存储元件S4的信号H处到达逻辑LOW，存储元件S3被激活并且将电容器C3放电以便实现所需要的频率改变。因此，通过使用根据本发明的多个方面的电容共享原理将存储元件充电和放电实现了压控振荡器VCO的频率的精细调谐。完全充电或放电的存储元件存储压控振荡器的频率阶跃的数字信息并且激活的存储元件对提供所需要的频率的模拟精细调谐。

图5更详细地示出了存储元件Si。存储节点SNOD耦联到PMOS晶体管P4的控制栅极。PMOS晶体管P4的源级耦联到供电电压水平DVDD。PMOS晶体管P4的漏极耦联到输出节点D。存储节点SNOD还耦联到第一开关SW1和第二开关SW2。

第一开关SW1被配置为响应于信号L和H将存储节点耦联到第一供电电压水平DVDD。第二开关SW2被配置为响应于信号L和H将存储节点SNOD耦联到第二供电电压水平DVSS。信号L和H是来自如图4所示的在先和在后存储元件的输入信号。存储节点SNOD还耦联到PMOS晶体管P4和NMOS晶体管N5的栅极。PMOS晶体管P4和NMOS晶体管N5形成了反相器INV1，所述反相器用于将缓存存储节点SNOD上的存储信号并将其反相。然或在反相器INV1的输出处在输出信号INH下以数字信号的形式提供存储元件S1的存储内容。为了初始化存储元件Si，使用信号INITB并将其耦联到PMOS晶体管P6的控制栅极。如果INITB是低，则存储节点SNOD耦联到DVDD并且被拉到第一供电电压水平DVDD。

存储元件Si可以在两种模式中配置。第一种模式可以称为模拟模式。第二种模式可以称为数字模式。如果开关SW2或开关SW1将存储节点SNOD耦联到第一供电电压水平DVDD或者第二供电电压水平DVSS，则存储元件Si处于数字模式。因此，节点SNOD处的电压水平可以是DVSS或DVDD。这可以被认为是两个不同的数字值(高和低)的输出。然而，如果SW1和SW2都不是关闭的(耦联)，则存储节点SNOD处的电压水平可以响应于信号MH和ML而改变。这些信号接收自第二电荷泵CP2。如果例如输出信号H是低(低于晶体管P2的阈值电压)并且信号MH也是低，则电流可以从DVDD流向存储节点SNOD。然而，如果信号L是高，则如果信号ML也高于N2的阈值电压水平则电流可以从存储节点SNOD流向第二供电电压水平DVSS。

信号H接收自在后存储元件Si+1。信号L接收自在先存储元件Si-1。如所述图所示，信号INH是存储节点SNOD处的反相存储信号。如果信号H和L都是低电平(低于它们所耦联到的对应的晶体管的阈值)，则PMOS晶体管P2和PMOS晶体管P3被使能并且NMOS晶体管N1和NMOS晶体管N3去使能。因此，电容器端子OUT被拉到高电压水平DVDD。如果H和L都是高电平(高于或低于晶体管的阈值电压水平)，则电容器端子OUT或存储节点SNOD被拉到第二供电电压水平DVSS。存储节点SNOD处的电压一超过由PMOS晶体管P5和NMOS晶体管N5形成的反相器INV1的阈值，节点INH处的电平就从高变低或者从低变高，取决于存储节点SNOD处的电压升高或降低。

共享电容器(例如如图4所示的C1至C4)可以选择性地通过传输门耦联到存储节点SNOD(＝OUT)。在存储节点SNOD和输出节点CC之间存在串联耦联的两个传输门TR1和TR2。

如果信号H和L都是低，则共享电容器被拉到高电压水平。如果信号H和L是低和高，则共享电容器保持其电压。如果信号H和L在高电平，则电容器电压被拉低到低电平。开始时(上电、初始化)，所有存储元件S1至SN被初始化到高电平。这意味着耦联到存储节点SNOD的PMOS晶体管P6不提供任何电流。

因此VCO不接收来自延迟控制栅极DCONT的任何电流。因此，VCO在最低振荡频率下振荡。为了符合参考输入时钟REFCLK的所要求的频率和相位，相频检测器PFD和接下来的电荷泵CP2发出信号从而增加VCO的频率。

相频检测器在输出节点处生成脉冲UP。响应于这些UP信号，第二电荷泵CP2在节点SHN处生成参考电压。所述节点SHN耦联到延迟控制栅极的输入FS。

存储元件S1耦联到ML并且试图将存储节点放电并且由此将共享电容器(未示出)放电。存储元件S2至SN在低电平下具有两个端子H和L。因此，尽可能耦联到任何存储元件S2至SN的对应的存储电容器通过晶体管P2和P3被拉到高电平。然而，存储元件S1的存储节点SNOD处的存储信号一跌到低于反相器INV1的阈值电压(反相器INV1的阈值电压水平可以是第一供电电压水平DVDD的一半(DVDD/2))，存储元件S1的信号INH就从低变高。存储元件S1的信号INH的这种从低变高的改变将当晶体管P3关闭时存储元件S2中的存储节点SNOD拉到第一电压水平(高)去使能。因此，可以耦联到存储元件S1和S2的两个共享电容器受由相频检测器PFD发出的向上和向下脉冲(信号UP和DN)影响。存储元件S2中的节点SNOD处的电压水平一超过存储元件S2的反相器INV1的阈值电压水平，存储元件S3就被激活。存储元件S3被激活，存储元件S1的输入信号H接收高电平并且存储元件S1的晶体管N1和N3被激活。存储节点SNOD处的电平现在被拉低到第二供电电压水平DVSS(接地)。这意味着总是有两个存储元件激活用于模拟调谐并且所有其他的存储元件处于数字模式，这意味着它们响应于其相邻元件的值而处于高电平或低电平。

这两个传输门TR1、TR2包括由信号L2和H2控制的对应的PMOS和NMOS晶体管P7、P8、N6和N7。传输门TR1、TR2用于将输出节点耦联到从节点CC(并且由此耦联到存储节点SNOD或从其去耦联)耦联到对应的共享电容器或从其去耦联。具体而言，如果存储元件未激活并且不靠近激活的存储元件，则输出OUT/存储节点SNOD应当从对应的电容器去耦联，以便其他存储元件可以使用共享电容器。控制信号L2和H2是从不是直接相邻元件但是靠近存储元件(第二相邻元件)的右侧和左侧的直接相邻元件的相邻元件的存储元件接收的。为了控制这些传输门，H2和L2的互补信号由反相器INV生成，如图5的右上端所示。

图6示出了与图4所示的实施例的电容器的充电过程相关的波形。存在四个图(a)、(b)、(c)、(d)。第一个图(a)与电容器C4两端的电压有关。第二个图(b)与电容器C3两端的电压有关，第三个图与电容器C2两端的电压降有关，并且第四个图与电容器C1两端的电压降有关。因此，这些电压降代表耦联到共享电容器的存储元件的对应的存储节点处的电压。参考信号S1至S8与存储元件S1至S8有关。从图(d)开始，可以看到存储元件S1从对电容器C1进行充电开始。因此，电压VC1平滑地上升，直至到达供电电压水平的大约一半。在供电电压水平的大约一半VDD/2处，存储元件S2(存储元件S1的在后相邻元件)开始给电容器C2充电。因此，电容器C2两端的电压水平VC2平滑地上升，直至到达供电电压水平的大约一半VDD/2。VC2到达VDD/2，第三存储元件(存储元件S2的在后相邻元件)就开始给电容器C3充电。如果电容器C3的电压VC3到达VDD/2，则第四存储元件S4(存储元件S3的在后相邻元件)开始给电容器C4充电。然而，存储元件S3开始给电容器C3充电并且电压水平VC3一到达，电容器C1就放电。电容器C1然后可以由存储元件S5使用。电容器C3可以由存储元件S6使用，电容器C3可以由存储元件S7使用并且电容器C4可以由存储元件S8使用从而响应于来自相频检测器PFD的UP信号而平滑地增加频率。

图7示出了根据本发明的实施例的用于存储元件Si的电荷泵的简化电路图。图7示出了图2所示的电荷泵CP2的可能的实现方式。接收自相频检测器PFD的输入信号UP和DN对应地耦联到NMOS晶体管N3和N4的栅极。这些晶体管充当开关。PMOS晶体管P1和NMOS晶体管N2形成了通过信号SHN和LNG并且在具有PMOS晶体管P1和NMOS晶体管N2的存储元件内部的两个电流镜像。PMOS晶体管P1和P2以及NMOS晶体管N3和N4以及NMOS晶体管N1和N2相匹配并且应当具有完全相同的长宽比及其他特性。这意味着流经两个支路的电流将是相同的。这些级SR1和SR2由多个电阻器组成，这在图9中更详细地解释了。这些级SR1和SR2用于调节流经这些支路的电流，以便进行过程、温度以及电压变差(PVT补偿)补偿。

图8示出了图2所示的第一电荷泵CP1的实施例的简化电路图。电荷泵还接收来自相频检测器的向上和向下信号(DOWN、UP、UPB以及DOWNB)。还存在类似于图7所示的级SR1和SR2的级SR1。这个级SR2用于定义流经NMOS晶体管N1的电流。流经NMOS晶体管N1的电流被镜像到NMOS晶体管N2和N3。电阻器R1和R2形成了分频器，所述分频器生成供电电压水平的一半AVDD。如果信号DOWN从低变高，则PMOS晶体管P1开始将电流镜像到进而提供电流到节点ICH的PMOS晶体管P4。如图2所示，电容耦联到节点ICH。如果信号UP变高，则NMOS晶体管N7关闭并且使来自节点ICH的电流下沉。在锁相环的正常运行过程中，将由然后供应或下沉来自耦联到ICH的电容器的电流的相频检测器产生的向上和向下脉冲序列。这将进而为每个向上或向下脉冲提供电压跳变或电压降。然而，如果没有任何向上或向下脉冲，则电阻分频器R1和R2将ICH处的电压拉到AVDD/2。

图9示出了级SR1和SR2的简化电路图。有多个电阻器R1至RN串联耦联。每个电阻器R1至RN由相应的NMOS晶体管NMOS1耦联到NMOSN。这些串联电阻器以及NMOS晶体管的阻抗是通过打开NMOS晶体管NMOS1至NMOSN而降低的。如果没有晶体管打开，则阻抗是最大值，而如果所有晶体管打开，则阻抗是最小值。这是用于调节电流从而对过程、温度或供电电压变差进行补偿。

因此，通过参考某些优选实施例描述了本发明，应当注意到，所披露的实施例是说明性的而不是实际的限制，且在前述披露中广泛的变化、修改、改变和替换是可预想的，在某些情况下，可采用本发明的某些特征而不使用相应的其他功能。因此，广泛且与本发明范围一致的方式解释所附权利要求是适当的。

Claims (13)

1.一种电子设备，包括：锁相环PLL，所述锁相环PLL包括相频检测器PFD、第一电荷泵CP1、受控振荡器VCO、分频器DIV、第二电荷泵CP2以及控制级DCONT，其中所述相频检测器PFD的输出耦联到所述第一电荷泵CP1并且所述第一电荷泵CP1的输出耦联到所述受控振荡器VCO的第一控制输入，所述相频检测器PFD的所述输出还耦联到所述第二电荷泵CP2的输入，所述第二电荷泵CP2的输出耦联到所述控制级DCONT的输入，所述控制级DCONT的输出耦联到所述受控振荡器VCO的第二控制输入，所述受控振荡器VCO的输出耦联到所述分频器DIV的输入，所述分频器DIV的输出耦联到所述相频检测器PFD的输入，所述控制级DCONT包括N个存储元件S1、…、SN，其中每个存储元件具有耦联到所述控制级DCONT的输出的输出，所述N个存储元件耦联成一串从而使得在所述串中除了第一个存储元件S1和最后一个存储元件SN之外的每个存储元件Si耦联到在先存储元件Si-K1以及在后存储元件Si+K2，并且每个存储元件可以模拟模式配置，其中所述存储元件的存储节点处的存储信号响应于所述第二电荷泵CP2的输出信号而连续改变，并且每个存储元件可以数字模式配置，其中存储值是来自一组预定值的一个值并且如果在先存储元件和在后存储元件为数字模式并且具有所述存储信号的不同的值，则所述存储元件被进一步配置为采用模拟模式，并且其中至少两个存储元件共享用于在所述存储节点处存储所述存储信号的存储电容。

2.根据权利要求1所述的电子设备，其中共享存储电容器的所述至少两个存储元件在所述存储元件的串中不是直接相邻。

3.根据权利要求1所述的电子设备，其中提供了在所有存储元件之间共享的k个存储电容并且其中k是大于2的整数。

4.根据权利要求3所述的电子设备，其中k等于4。

5.根据上述权利要求中任一项所述的电子设备，其中如果所述在先存储元件和所述在后存储元件为数字模式并且具有所述存储信号的相同的值，则所述存储元件被进一步配置为采用所述数字模式。

6.根据权利要求1所述的电子设备，其中处于所述数字模式的所述存储元件的存储信号的两个值是最小值和最大值。

7.根据权利要求1所述的电子设备，其中两个或更多个相邻存储元件Si、Si+1是同时处于模拟模式。

8.根据权利要求1所述的电子设备，其中每个存储元件包括传输门，所述传输门耦联在所述存储节点和存储电容器之间。

9.根据权利要求8所述的电子设备，其中每个存储元件的所述传输门由不与该存储元件直接相邻的存储元件的输出控制。

10.根据权利要求1所述的电子设备，其中每个存储元件被配置为产生输出信号D，所述输出信号D是所述存储信号的函数并且被馈送到所述受控振荡器VCO以用于适配所述受控振荡器VCO的振荡频率。

11.根据权利要求1所述的电子设备，其中每个存储元件的存储节点耦联到晶体管的栅极用于控制流经所述晶体管的电流，而所述电流用作所述存储元件的输出信号D并且耦联到所述受控振荡器VCO的第二输入。

12.根据权利要求1所述的电子设备，其中存储元件包括第一开关和第二开关，并且其中所述第一开关耦联在第一供电电压和所述存储节点之间并且所述第二开关耦联在第二供电电压和所述存储节点之间，并且所述第一开关被配置为响应所述在先存储元件的存储信号和所述在后存储元件的存储信号而切换并且所述第二开关被配置为响应所述在后存储元件的存储信号和所述在先存储元件的存储信号而切换，从而使得所述第一开关仅当两个存储信号都低于阈值水平时闭合，即连接，并且所述第二开关仅当两个存储信号都高于阈值水平时闭合，即连接。

13.一种控制受控振荡器的方法，所述方法包括以下步骤：确定所述受控振荡器的输出时钟信号与参考时钟信号之间的相位差和/或频率差，生成所述受控振荡器的第一输入信号用于基于所确定的相位差和/或频率差精细调谐所述受控振荡器的频率，生成所述受控振荡器的第二输入信号用于基于所确定的相位差和/或频率粗调谐，其中所述第二输入信号包括第一组数字信号、第二组数字信号以及指示所述第一组数字信号与所述第二组数字信号之间的中间值的模拟信号。